JPH0113655B2 - - Google Patents
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- Publication number
- JPH0113655B2 JPH0113655B2 JP54009996A JP999679A JPH0113655B2 JP H0113655 B2 JPH0113655 B2 JP H0113655B2 JP 54009996 A JP54009996 A JP 54009996A JP 999679 A JP999679 A JP 999679A JP H0113655 B2 JPH0113655 B2 JP H0113655B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- input
- output
- flop
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
- H03K5/1254—Suppression or limitation of noise or interference specially adapted for pulses generated by closure of switches, i.e. anti-bouncing devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Dc Digital Transmission (AREA)
Description
本発明は接点スイツチを経由したスイツチ信号
から、接点スイツチのチヤタリングを除去するた
めの電子回路に関する。 接点スイツチからの信号にはチヤタリングが含
まれるので、これを各種装置に取込には信号から
このチヤタリング部分を除去する必要がる。この
ための従来例回路を第１図に示す。この回路は、
カウンタ１１およびその出力を入力とするフリツ
プフロツプ１２とからなり、チヤタリングを含む
入力信号INが到来すると、カウンタ１１はクロ
ツクを計数して、一般に信号頭部にチヤタリング
が起る時間を経過させた後に、フリツプフロツプ
１２を反転させるように構成されている。また入
力信号の後尾では入力信号に短い断があると、直
ちに出力を断とするように構成されている。 この回路によれば、入力信号の頭部または後尾
にチヤタリングがあるときには、信号から有効に
チヤタリングを除くことができるが、入力信号の
途中持続時間中にチヤタリングがあると、出力
OUTが途切れる欠点がある。 すなわち、第２図にその波形図を示すように、
入力信号INの頭部のチヤタリングCh1および後尾
のチヤタリングCh3は、出力OUTに現われない
が、途中のチヤタリングCh2については、出力
OUTの断となつて現われる。一般に接点スイツ
チが手動操作ボタンであるときなどに、途中のチ
ヤタリングCh2が発生することがあり、この場合
にはこの従来例回路では２回の信号であるように
誤認することになる。 本発明はこれを改良するもので、入力信号の途
中持続時間中にチヤタリングが発生する場合に
も、このチヤタリングを除去することのできる回
路を提供することを目的とする。 本発明は、２個のフリツプフロツプを備え、第
１のフリツプフロツプで入力信号の頭部および後
尾のチヤタリングを除去するとともに、第２のフ
リツプフロツプでは入力信号の停止後一定の時間
だけ出力を保持するように動作させ、入力信号持
続中に一定時間以下の断であつても、これが出力
に影響しないように構成されたことを特徴とす
る。 実施例図面により詳しく説明する。 第３図は本発明実施例回路図である。フリツプ
フロツプ２１のデータ入力には入力信号INが接
続され、同クロツク入力にはクロツク信号CLが
接続されている。ゲート回路２２の一方の入力に
は上記入力信号INが接続されている。このゲー
ト回路２２の出力と、上記フリツプフロツプ２１
の出力はゲート回路２３の入力に導かれ、その出
力はフリツプフロツプ２４のデータ入力に接続さ
れている。また、フリツプフロツプ２４のクロツ
ク入力には上記クロツク信号CLが与えられ、フ
リツプフロツプ２４の出力は、上記ゲート回路２
２の他方の入力と、ゲート回路２５の一方の入力
に接続されている。このゲート回路２５の他方の
入力には上記入力信号INが与えられ、その出力
は上記フリツプフロツプ２１のリセツト入力に接
続されている。 この回路の動作を第４図に示す動作波形図を用
いて説明する。第４図INは接点スイツチを経由
したチヤタリングのある入力信号で、CLはクロ
ツク信号、Ｑはフリツプフロツプ２１の出力、
OUTはこの回路の出力である。 チヤタリングのある入力信号INが与えられる
と、フリツプフロツプ２１はチヤタリングが無く
なつてから最初のクロツク信号CLの立下りで反
転される。これにより次のクロツク信号CLの立
下りで、フリツプフロツプ２４が反転され出力
OUTが立上る。ここで途中で入力信号INにチヤ
タリングCh2が発生すると、フリツプフロツプ２
１は直ちに反転しその出力Ｑは途切れ、次のクロ
ツク信号CLの立下りで再び反転する。しかしフ
リツプフロツプ２４は、その出力OUTがゲート
回路２２および２３を介して帰還されているの
で、フリツプフロツプ２１の出力Ｑが途切れて
も、次のクロツク信号CLの立下りまでは反転す
ることがない。従つて、チヤタリングCh2による
断の時間が、クロツク信号CLの１周期以下であ
るならば、出力OUTにこの影響が現われない。 入力信号の後尾で、チヤタリングCh3が発生
し、この発生時間が経過し、さらにクロツク信号
１周期分の時間が経過すると、フリツプフロツプ
２４は復旧する。 クロツク信号CLの周期は、入力信号のチヤタ
リング発生の状況、その継続時間、および出力
OUTの使用される回路の応答状況等により適切
に定めることがよい。 ゲート回路２２または２３，２５、およびフリ
ツプフロツプ２１の真理値表を第１表〜第３表に
示す。なお、第３表においてクロツク入力CLの
「上」は立上りを、「下」は立下りをそれぞれ表わ
す。 以上述べように、本発明によれば入力信号に含
まれる頭部および後尾のチヤタリングのほか、途
中に発生するチヤタリングをも除去することので
きる優れた回路が得られる。本発明を実施するこ
とにより、一回の接点動作により確実に一回の出
力信号が得られ、誤動作が著しく減少する優れた
効果がある。
から、接点スイツチのチヤタリングを除去するた
めの電子回路に関する。 接点スイツチからの信号にはチヤタリングが含
まれるので、これを各種装置に取込には信号から
このチヤタリング部分を除去する必要がる。この
ための従来例回路を第１図に示す。この回路は、
カウンタ１１およびその出力を入力とするフリツ
プフロツプ１２とからなり、チヤタリングを含む
入力信号INが到来すると、カウンタ１１はクロ
ツクを計数して、一般に信号頭部にチヤタリング
が起る時間を経過させた後に、フリツプフロツプ
１２を反転させるように構成されている。また入
力信号の後尾では入力信号に短い断があると、直
ちに出力を断とするように構成されている。 この回路によれば、入力信号の頭部または後尾
にチヤタリングがあるときには、信号から有効に
チヤタリングを除くことができるが、入力信号の
途中持続時間中にチヤタリングがあると、出力
OUTが途切れる欠点がある。 すなわち、第２図にその波形図を示すように、
入力信号INの頭部のチヤタリングCh1および後尾
のチヤタリングCh3は、出力OUTに現われない
が、途中のチヤタリングCh2については、出力
OUTの断となつて現われる。一般に接点スイツ
チが手動操作ボタンであるときなどに、途中のチ
ヤタリングCh2が発生することがあり、この場合
にはこの従来例回路では２回の信号であるように
誤認することになる。 本発明はこれを改良するもので、入力信号の途
中持続時間中にチヤタリングが発生する場合に
も、このチヤタリングを除去することのできる回
路を提供することを目的とする。 本発明は、２個のフリツプフロツプを備え、第
１のフリツプフロツプで入力信号の頭部および後
尾のチヤタリングを除去するとともに、第２のフ
リツプフロツプでは入力信号の停止後一定の時間
だけ出力を保持するように動作させ、入力信号持
続中に一定時間以下の断であつても、これが出力
に影響しないように構成されたことを特徴とす
る。 実施例図面により詳しく説明する。 第３図は本発明実施例回路図である。フリツプ
フロツプ２１のデータ入力には入力信号INが接
続され、同クロツク入力にはクロツク信号CLが
接続されている。ゲート回路２２の一方の入力に
は上記入力信号INが接続されている。このゲー
ト回路２２の出力と、上記フリツプフロツプ２１
の出力はゲート回路２３の入力に導かれ、その出
力はフリツプフロツプ２４のデータ入力に接続さ
れている。また、フリツプフロツプ２４のクロツ
ク入力には上記クロツク信号CLが与えられ、フ
リツプフロツプ２４の出力は、上記ゲート回路２
２の他方の入力と、ゲート回路２５の一方の入力
に接続されている。このゲート回路２５の他方の
入力には上記入力信号INが与えられ、その出力
は上記フリツプフロツプ２１のリセツト入力に接
続されている。 この回路の動作を第４図に示す動作波形図を用
いて説明する。第４図INは接点スイツチを経由
したチヤタリングのある入力信号で、CLはクロ
ツク信号、Ｑはフリツプフロツプ２１の出力、
OUTはこの回路の出力である。 チヤタリングのある入力信号INが与えられる
と、フリツプフロツプ２１はチヤタリングが無く
なつてから最初のクロツク信号CLの立下りで反
転される。これにより次のクロツク信号CLの立
下りで、フリツプフロツプ２４が反転され出力
OUTが立上る。ここで途中で入力信号INにチヤ
タリングCh2が発生すると、フリツプフロツプ２
１は直ちに反転しその出力Ｑは途切れ、次のクロ
ツク信号CLの立下りで再び反転する。しかしフ
リツプフロツプ２４は、その出力OUTがゲート
回路２２および２３を介して帰還されているの
で、フリツプフロツプ２１の出力Ｑが途切れて
も、次のクロツク信号CLの立下りまでは反転す
ることがない。従つて、チヤタリングCh2による
断の時間が、クロツク信号CLの１周期以下であ
るならば、出力OUTにこの影響が現われない。 入力信号の後尾で、チヤタリングCh3が発生
し、この発生時間が経過し、さらにクロツク信号
１周期分の時間が経過すると、フリツプフロツプ
２４は復旧する。 クロツク信号CLの周期は、入力信号のチヤタ
リング発生の状況、その継続時間、および出力
OUTの使用される回路の応答状況等により適切
に定めることがよい。 ゲート回路２２または２３，２５、およびフリ
ツプフロツプ２１の真理値表を第１表〜第３表に
示す。なお、第３表においてクロツク入力CLの
「上」は立上りを、「下」は立下りをそれぞれ表わ
す。 以上述べように、本発明によれば入力信号に含
まれる頭部および後尾のチヤタリングのほか、途
中に発生するチヤタリングをも除去することので
きる優れた回路が得られる。本発明を実施するこ
とにより、一回の接点動作により確実に一回の出
力信号が得られ、誤動作が著しく減少する優れた
効果がある。
【表】
【表】
【表】
【表】
第１図は従来例の回路図。第２図は従来例回路
の動作波形図。第３図は本発明実施例回路図。第
４図は本発明実施例回路の動作波形図。
の動作波形図。第３図は本発明実施例回路図。第
４図は本発明実施例回路の動作波形図。
Claims (1)
- １ 入力信号をデータ入力とし外部から与えられ
るクロツク信号をクロツク入力とする第１のフリ
ツプフロツプ２１と、上記入力信号を１個の入力
とするANDゲート回路２２と、このANDゲート
回路の出力および上記フリツプフロツプの出力を
入力とする第１のORゲート回路２３と、この
ORゲート回路の出力をデータ入力とし上記クロ
ツク信号をクロツク入力としその出力を上記
ANDゲート回路２２の他の１個の入力とする第
２のフリツプフロツプ２４と、この第２のフリツ
プフロツプの出力および上記入力信号を入力とし
その出力を上記第１のフリツプフロツプのリセツ
ト入力に与える第２のORゲート回路２５とを備
え、該第２のフリツプフロツプの出力をチヤタリ
ングの除去された信号として用いることを特徴と
するチヤタリング除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP999679A JPS55102927A (en) | 1979-01-31 | 1979-01-31 | Chattering removal circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP999679A JPS55102927A (en) | 1979-01-31 | 1979-01-31 | Chattering removal circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55102927A JPS55102927A (en) | 1980-08-06 |
| JPH0113655B2 true JPH0113655B2 (ja) | 1989-03-07 |
Family
ID=11735455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP999679A Granted JPS55102927A (en) | 1979-01-31 | 1979-01-31 | Chattering removal circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55102927A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0763146B2 (ja) * | 1983-07-12 | 1995-07-05 | セイコーエプソン株式会社 | スタンバイ回路 |
| IT1243301B (it) * | 1990-05-25 | 1994-05-26 | Sgs Thomson Microelectronics | Circuito di filtraggio di un segnale logico affetto da spikes di commutazione |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4928206A (ja) * | 1972-07-08 | 1974-03-13 | ||
| JPS5169974A (ja) * | 1974-12-16 | 1976-06-17 | Oki Electric Ind Co Ltd | Kikankeiritokuseigyokairo |
| JPS5733653Y2 (ja) * | 1976-08-20 | 1982-07-24 |
-
1979
- 1979-01-31 JP JP999679A patent/JPS55102927A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55102927A (en) | 1980-08-06 |
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