JPH0113670B2 - - Google Patents
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- Publication number
- JPH0113670B2 JPH0113670B2 JP55185115A JP18511580A JPH0113670B2 JP H0113670 B2 JPH0113670 B2 JP H0113670B2 JP 55185115 A JP55185115 A JP 55185115A JP 18511580 A JP18511580 A JP 18511580A JP H0113670 B2 JPH0113670 B2 JP H0113670B2
- Authority
- JP
- Japan
- Prior art keywords
- signal conversion
- channel
- common
- signal
- board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明は、接続信号変換装置を具備するPCM
端局装置に関する。
端局装置に関する。
従来形の接続信号変換装置を具備するPCM端
局装置が第１図に示される。第１図には、接続信
号変換装置１１および音声多重装置１２を有する
PCM端局装置１、対局側のPCM端局装置１′、
トランク２、交換機３、および、電話機４が示さ
れる。接続信号変換装置１１には、ｎチヤンネル
（ｎは２４または３０）の信号変換盤１１１を有
し、各チヤンネルに信号変換盤を制御する制御部
１１２が個別に設けられている。このように各チ
ヤンネルの信号変換盤１１１に個別の制御部１１
２が設けられることは、接続信号変換装置１１が
大型になりかつ高価なものになるという問題があ
る。また、制御のシーケンスを変更する場合に、
制御部１１２のハードウエアを変更する必要があ
るという問題がある。
局装置が第１図に示される。第１図には、接続信
号変換装置１１および音声多重装置１２を有する
PCM端局装置１、対局側のPCM端局装置１′、
トランク２、交換機３、および、電話機４が示さ
れる。接続信号変換装置１１には、ｎチヤンネル
（ｎは２４または３０）の信号変換盤１１１を有
し、各チヤンネルに信号変換盤を制御する制御部
１１２が個別に設けられている。このように各チ
ヤンネルの信号変換盤１１１に個別の制御部１１
２が設けられることは、接続信号変換装置１１が
大型になりかつ高価なものになるという問題があ
る。また、制御のシーケンスを変更する場合に、
制御部１１２のハードウエアを変更する必要があ
るという問題がある。
このため、各チヤンネルの信号変換盤を共通の
制御部において共通制御することが考えられる
が、このことは、単に各チヤンネルの信号変換盤
の制御部を１カ所に集合させるだけでは、実現す
ることはできない。なぜならば、信号変換盤は、
多種類であり、従つて、制御部もまた、信号変換
盤の種類に応じて、一般用、MH用、MP用等で
それぞれ異なるものであり、また、各種の信号変
換盤のいずれもが任意のチヤンネルに実装可能で
あることが必要であるからである。
制御部において共通制御することが考えられる
が、このことは、単に各チヤンネルの信号変換盤
の制御部を１カ所に集合させるだけでは、実現す
ることはできない。なぜならば、信号変換盤は、
多種類であり、従つて、制御部もまた、信号変換
盤の種類に応じて、一般用、MH用、MP用等で
それぞれ異なるものであり、また、各種の信号変
換盤のいずれもが任意のチヤンネルに実装可能で
あることが必要であるからである。
本発明の主な目的は、従来形の欠点にかんが
み、接続信号変換装置を具備するPCM端局装置
において、多種類の信号変換盤の各個に種類をあ
らわす特定のパターン信号を発生する回路を設け
るという着想にもとづき、各チヤンネルの信号変
換盤のパターン信号を共通部において判別し、各
チヤンネルに実装された各種の信号変換盤を共通
部において共通制御させ、それにより、装置を小
型化しかつ安価にし、ハードウエアを変換するこ
となく制御シーケンスを変更することを可能にす
ることにある。
み、接続信号変換装置を具備するPCM端局装置
において、多種類の信号変換盤の各個に種類をあ
らわす特定のパターン信号を発生する回路を設け
るという着想にもとづき、各チヤンネルの信号変
換盤のパターン信号を共通部において判別し、各
チヤンネルに実装された各種の信号変換盤を共通
部において共通制御させ、それにより、装置を小
型化しかつ安価にし、ハードウエアを変換するこ
となく制御シーケンスを変更することを可能にす
ることにある。
本発明においては、接続信号変換装置を具備す
るPCM端局装置において、該接続信号変換装置
に多種類の信号変換盤を共通制御するための共通
部、該信号変換盤の各個に特定のパターンの発生
回路、該接続信号変換装置の共通部にマイクロプ
ロセツサ回路を設け、該信号変換盤により出力さ
れる特定のパターン信号を共通部において判別
し、該多種類の信号変換盤を共通制御することを
特徴とするPCM端局装置が提供される。
るPCM端局装置において、該接続信号変換装置
に多種類の信号変換盤を共通制御するための共通
部、該信号変換盤の各個に特定のパターンの発生
回路、該接続信号変換装置の共通部にマイクロプ
ロセツサ回路を設け、該信号変換盤により出力さ
れる特定のパターン信号を共通部において判別
し、該多種類の信号変換盤を共通制御することを
特徴とするPCM端局装置が提供される。
本発明の一実施例としてのPCM端局装置が第
２図および第３図に示される。第２図には、
PCM端局装置５、対局側のPCM端局装置５′、
トランク２、交換機３、および、電話機４が示さ
れる。PCM端局装置５は、接続信号変換装置５
１および音声多重装置５２を有する。接続信号変
換装置５１は、１チヤンネルからｎチヤンネルま
での信号変換盤５１１、共通部５１２、および、
共通バス５１３を有する。第３図は、接続信号変
換装置５１のより詳細な回路図である。第３図に
おいて、MPUはマイクロプロセツサ回路、
ROMはリードオンメモリ、RAMはランダムア
クセスメモリ、SR１，SR２はシフトレジスタで
ある。またDBUS，ABUS，CBUSは、それぞ
れ、データバス、アンドレスバス、制御バスであ
り、GT１，ST２……GT８はゲート回路であ
り、FF１，FF２，FF３はフリツプフロツプ回
路である。ADECはアドレスデコーダ、TIFはト
ランクインターフエース部である。
２図および第３図に示される。第２図には、
PCM端局装置５、対局側のPCM端局装置５′、
トランク２、交換機３、および、電話機４が示さ
れる。PCM端局装置５は、接続信号変換装置５
１および音声多重装置５２を有する。接続信号変
換装置５１は、１チヤンネルからｎチヤンネルま
での信号変換盤５１１、共通部５１２、および、
共通バス５１３を有する。第３図は、接続信号変
換装置５１のより詳細な回路図である。第３図に
おいて、MPUはマイクロプロセツサ回路、
ROMはリードオンメモリ、RAMはランダムア
クセスメモリ、SR１，SR２はシフトレジスタで
ある。またDBUS，ABUS，CBUSは、それぞ
れ、データバス、アンドレスバス、制御バスであ
り、GT１，ST２……GT８はゲート回路であ
り、FF１，FF２，FF３はフリツプフロツプ回
路である。ADECはアドレスデコーダ、TIFはト
ランクインターフエース部である。
第２図において、各チヤンネルの信号変換盤５
１１は、トランク２からのアナログ交換機用の接
続信号（起動応答、閉塞信号等）をPCMデイジ
タル信号に変換する。各チヤンネルには、任意の
種類の信号変換盤が実装されるものとする。各チ
ヤンネルの信号変換盤５１１からの接続信号は、
共通バス５１３を介して共通部５１２に読込ま
れ、共通部５１２から音声多重装置５２に伝送さ
れる。また、各チヤンネルの信号変換盤５１１か
らの音声信号は、音声多重装置５２に直接接続さ
れる。
１１は、トランク２からのアナログ交換機用の接
続信号（起動応答、閉塞信号等）をPCMデイジ
タル信号に変換する。各チヤンネルには、任意の
種類の信号変換盤が実装されるものとする。各チ
ヤンネルの信号変換盤５１１からの接続信号は、
共通バス５１３を介して共通部５１２に読込ま
れ、共通部５１２から音声多重装置５２に伝送さ
れる。また、各チヤンネルの信号変換盤５１１か
らの音声信号は、音声多重装置５２に直接接続さ
れる。
第３図において、チヤンネル１に装着された信
号変換盤５１１が示される。チヤンネル１の信号
変換盤５１１には、アドレスデコーダADEC、ト
ランクインターフエース部TIF、ゲート回路GT
１，GT２……GT８、フリツプフロツプ回路FF
１，FF２，FF３が設けられている。ゲート回路
GT１，GT２……GT８の出力側およびフリツプ
フロツプ回路FF１，FF２，FF３の入力側は、
データバスDBUSに接続される。アドレスデコー
ダADECは、アドレスバスABUSおよび制御バス
CBUSに接続され、MPUからのアドレス信号を
デコーダして、ゲート回路およびフリツプフロツ
プ回路に制御クロツク信号を供給する。フリツプ
フロツプ回路FF１，FF２，FF３は、MPUによ
り制御された信号を信号変換盤に記憶する回路で
ある。フリツプフロツプ回路FF１，FF２，FF
３の出力信号は、トランクインターフエース部
TIFを介して、トランク２に供給される。
号変換盤５１１が示される。チヤンネル１の信号
変換盤５１１には、アドレスデコーダADEC、ト
ランクインターフエース部TIF、ゲート回路GT
１，GT２……GT８、フリツプフロツプ回路FF
１，FF２，FF３が設けられている。ゲート回路
GT１，GT２……GT８の出力側およびフリツプ
フロツプ回路FF１，FF２，FF３の入力側は、
データバスDBUSに接続される。アドレスデコー
ダADECは、アドレスバスABUSおよび制御バス
CBUSに接続され、MPUからのアドレス信号を
デコーダして、ゲート回路およびフリツプフロツ
プ回路に制御クロツク信号を供給する。フリツプ
フロツプ回路FF１，FF２，FF３は、MPUによ
り制御された信号を信号変換盤に記憶する回路で
ある。フリツプフロツプ回路FF１，FF２，FF
３の出力信号は、トランクインターフエース部
TIFを介して、トランク２に供給される。
ゲート回路GT１，GT２……GT５は、信号変
換盤５１１の種類に応じて特定のパターン信号を
発生する回路である。ゲート回路GT１，GT２
……GT５の入力は、0Vまたは5Vのいずれかに
接続されそれに応じて「０」または「１」の信号
を共通部に送出する。従つてパターンの種類とし
て25＝32種類のものが発生され得る。第３図に示
される信号変換盤においては、パターン「１」
「０」「１」「０」「１」が発生される。
換盤５１１の種類に応じて特定のパターン信号を
発生する回路である。ゲート回路GT１，GT２
……GT５の入力は、0Vまたは5Vのいずれかに
接続されそれに応じて「０」または「１」の信号
を共通部に送出する。従つてパターンの種類とし
て25＝32種類のものが発生され得る。第３図に示
される信号変換盤においては、パターン「１」
「０」「１」「０」「１」が発生される。
ゲート回路GT６，GT７，GT８は、トランク
インタフエース回路TIFを介してトランク２から
伝送される接続信号をデータバスDBUSに送出す
る回路である。
インタフエース回路TIFを介してトランク２から
伝送される接続信号をデータバスDBUSに送出す
る回路である。
共通部５１２においては、チヤンネル毎にパタ
ーン発生回路から送出される信号をランダムアク
セスメモリRAMに記憶し、MPUにおいて、チ
ヤンネル毎に記憶されたパターン信号から、実装
されている信号変換盤の種類を判別する。ROM
には、信号変換盤の種類別に制御プログラムが記
憶されている。MPUは、チヤンネル１，チヤン
ネル２……チヤンネルｎの順に時分割でROMに
記憶されている該当する信号変換盤の制御プログ
ラムを実行し、シフトレジスタSR２に得られた
データを出力する。このデータは、シスフトレジ
スタSR２から音声多重信号に送出され、音声多
重装置において音声信号と多重化され対局の
PCM端局装置５′に伝送される。シフトレジスタ
SR１には、対局のPCM装置から伝送された接続
信号が書込まれ、MPUにより対応するチヤンネ
ルの信号変換盤に記憶される。
ーン発生回路から送出される信号をランダムアク
セスメモリRAMに記憶し、MPUにおいて、チ
ヤンネル毎に記憶されたパターン信号から、実装
されている信号変換盤の種類を判別する。ROM
には、信号変換盤の種類別に制御プログラムが記
憶されている。MPUは、チヤンネル１，チヤン
ネル２……チヤンネルｎの順に時分割でROMに
記憶されている該当する信号変換盤の制御プログ
ラムを実行し、シフトレジスタSR２に得られた
データを出力する。このデータは、シスフトレジ
スタSR２から音声多重信号に送出され、音声多
重装置において音声信号と多重化され対局の
PCM端局装置５′に伝送される。シフトレジスタ
SR１には、対局のPCM装置から伝送された接続
信号が書込まれ、MPUにより対応するチヤンネ
ルの信号変換盤に記憶される。
信号変換盤の制御プログラムの変更は、ROM
の内容を取換えることにより、ハードウエアの変
更なしで容易に実行され得る。
の内容を取換えることにより、ハードウエアの変
更なしで容易に実行され得る。
本発明によれば、接続信号変換装置を具備する
PCM端局装置において、各チヤンネルの信号変
換盤の種類を共通部において判別し、各チヤンネ
ルに実装された各種の信号変換盤を共通部におい
て共通制御することができ、それにより装置が小
型化され安価にすることができ、また、ハードウ
エアを変更することなく制御シーケンスを変更す
ることができる。
PCM端局装置において、各チヤンネルの信号変
換盤の種類を共通部において判別し、各チヤンネ
ルに実装された各種の信号変換盤を共通部におい
て共通制御することができ、それにより装置が小
型化され安価にすることができ、また、ハードウ
エアを変更することなく制御シーケンスを変更す
ることができる。
第１図は、従来形の接続信号変換装置を有する
PCM端局装置の回路図、第２図は、本発明の一
実施例としての接続信号変換装置を具備する
PCM端局装置の回路図、第３図は、第２図の装
置における信号変換盤および共通部の回路図であ
る。 符号の説明、１，１′：PCM端局装置、１１：
接続信号変換装置、１１１：信号変換盤、１１
２：制御部、１２：音声多重装置、２，２１，２
２……２ｎ：トランク、３：交換機、４：電話
機、５，５′：PCM端局装置、５１：接続信号変
換装置、５１１：信号変換盤、５１２：共通部、
５１３：共通バス、５２：音声多重装置、
MPU：マイクロプロセツサ回路、ROM：リー
ドオンメモリ、RAM：ランダムアクセスメモ
リ、SR１，SR２：シフトレジスタ、DBUS：デ
ータバス、ADEC：アドレスバス、CBUS：制御
バス、GT１，GT２……GT８：ゲート回路、
FF１，FF２，FF３：フリツプフロツプ回路、
ADEC：アドレスデコーダ、TIF：トランクイン
ターフエース部。
PCM端局装置の回路図、第２図は、本発明の一
実施例としての接続信号変換装置を具備する
PCM端局装置の回路図、第３図は、第２図の装
置における信号変換盤および共通部の回路図であ
る。 符号の説明、１，１′：PCM端局装置、１１：
接続信号変換装置、１１１：信号変換盤、１１
２：制御部、１２：音声多重装置、２，２１，２
２……２ｎ：トランク、３：交換機、４：電話
機、５，５′：PCM端局装置、５１：接続信号変
換装置、５１１：信号変換盤、５１２：共通部、
５１３：共通バス、５２：音声多重装置、
MPU：マイクロプロセツサ回路、ROM：リー
ドオンメモリ、RAM：ランダムアクセスメモ
リ、SR１，SR２：シフトレジスタ、DBUS：デ
ータバス、ADEC：アドレスバス、CBUS：制御
バス、GT１，GT２……GT８：ゲート回路、
FF１，FF２，FF３：フリツプフロツプ回路、
ADEC：アドレスデコーダ、TIF：トランクイン
ターフエース部。
Claims (1)
- １ 接続信号変換装置を具備するPCM端局装置
において、該接続信号変換装置に多種類の信号変
換盤を共通制御するための共通部、該信号変換盤
の各個に特定のパターンの発生回路、および、該
接続信号変換装置の共通部にマイクロプロセツサ
回路を設け、該信号変換盤により出力される特定
のパターン信号を該共通部において判別し該多種
類の信号変換盤を共通制御することを特徴とする
PCM端局装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18511580A JPS57111149A (en) | 1980-12-27 | 1980-12-27 | Pulse code modulation terminal station equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18511580A JPS57111149A (en) | 1980-12-27 | 1980-12-27 | Pulse code modulation terminal station equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57111149A JPS57111149A (en) | 1982-07-10 |
| JPH0113670B2 true JPH0113670B2 (ja) | 1989-03-07 |
Family
ID=16165117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18511580A Granted JPS57111149A (en) | 1980-12-27 | 1980-12-27 | Pulse code modulation terminal station equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57111149A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6451836A (en) * | 1987-08-24 | 1989-02-28 | Nec Corp | Signal converter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057103A (ja) * | 1973-09-17 | 1975-05-19 |
-
1980
- 1980-12-27 JP JP18511580A patent/JPS57111149A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57111149A (en) | 1982-07-10 |
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