JPH0113764B2 - - Google Patents
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- JPH0113764B2 JPH0113764B2 JP57112385A JP11238582A JPH0113764B2 JP H0113764 B2 JPH0113764 B2 JP H0113764B2 JP 57112385 A JP57112385 A JP 57112385A JP 11238582 A JP11238582 A JP 11238582A JP H0113764 B2 JPH0113764 B2 JP H0113764B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Description
発明の技術分野
本発明は、デイジタルフイルタにおいて入力デ
ータおよび演算結果をメモリに蓄積してフイルタ
の演算を実行する際に、フイルタの演算を効率よ
く行なうことができる、デイジタルフイルタに関
するものである。 従来技術と問題点 デイジタルフイルタにおいては、入力データお
よび演算結果をサンプリング時間ずつ順次遅延さ
せた信号に、それぞれ一定の係数を乗算して得ら
れた結果を加算することによつて所要の出力を得
る。第１図はデイジタルフイルタの一例として２
次巡回形デイジタルフイルタの構成を示したもの
である。同図において、Z-1はサンプリング時間
の遅延要素、xoは現サンプル入力、xo―1は１サ
ンプル前の入力、xo―2は２サンプル前の入力、
yoは現サンプルに対するフイルタ出力、yo―1は
１サンプル前のフイルタ出力、yo―2は２サンプ
ル前のフイルタ出力、ａ，ｂ，ｃ，ｅ，ｆは係数
であつて、このような構成によつて、次式に示す
伝達関数を実現できるものである。 yo＝ａ＋bZ-1＋cZ-2／１＋eZ-1＋fZ-2xo 第１図に示すごときデイジタルフイルタにおい
て、従来、遅延要素Z-1は例えばシフトレジスタ
等によつて構成され、そのためハードウエア量の
増大を避けることができなかつた。そのため遅延
要素としてレジスタ等を使用せず、読み出し書き
込みメモリ（以下RAMと略す）を用いてフイル
タ演算を行なうことが考えられている。 第２図は従来のRAMを使用してフイルタ演算
を行なう演算回路の構成を示している。同図にお
いて、１は係数を記憶する読み出し専用メモリ
（以下ROMと略す）、２はROM１におけるアド
レスを指定する係数用アドレス指定回路、３は入
力データおよび演算結果のデータを記憶する
RAM、４はRAM３におけるアドレスを指定す
るアドレス指定回路、５は演算器であつて、演算
器５において、RAM３に記憶されているデータ
とROM１に記憶されている係数との乗算を行な
つて演算結果をRMA３に記憶するとともに、演
算結果のデータを用いて加算、乗算等の演算を行
なうことによつて、フイルタ演算が行なわれる。 第２図の演算回路によつて、例えば第１図に示
されたデイジタルフイルタの演算を行なう場合の
計算手順は、次表によつて示されるごときのもの
である。
ータおよび演算結果をメモリに蓄積してフイルタ
の演算を実行する際に、フイルタの演算を効率よ
く行なうことができる、デイジタルフイルタに関
するものである。 従来技術と問題点 デイジタルフイルタにおいては、入力データお
よび演算結果をサンプリング時間ずつ順次遅延さ
せた信号に、それぞれ一定の係数を乗算して得ら
れた結果を加算することによつて所要の出力を得
る。第１図はデイジタルフイルタの一例として２
次巡回形デイジタルフイルタの構成を示したもの
である。同図において、Z-1はサンプリング時間
の遅延要素、xoは現サンプル入力、xo―1は１サ
ンプル前の入力、xo―2は２サンプル前の入力、
yoは現サンプルに対するフイルタ出力、yo―1は
１サンプル前のフイルタ出力、yo―2は２サンプ
ル前のフイルタ出力、ａ，ｂ，ｃ，ｅ，ｆは係数
であつて、このような構成によつて、次式に示す
伝達関数を実現できるものである。 yo＝ａ＋bZ-1＋cZ-2／１＋eZ-1＋fZ-2xo 第１図に示すごときデイジタルフイルタにおい
て、従来、遅延要素Z-1は例えばシフトレジスタ
等によつて構成され、そのためハードウエア量の
増大を避けることができなかつた。そのため遅延
要素としてレジスタ等を使用せず、読み出し書き
込みメモリ（以下RAMと略す）を用いてフイル
タ演算を行なうことが考えられている。 第２図は従来のRAMを使用してフイルタ演算
を行なう演算回路の構成を示している。同図にお
いて、１は係数を記憶する読み出し専用メモリ
（以下ROMと略す）、２はROM１におけるアド
レスを指定する係数用アドレス指定回路、３は入
力データおよび演算結果のデータを記憶する
RAM、４はRAM３におけるアドレスを指定す
るアドレス指定回路、５は演算器であつて、演算
器５において、RAM３に記憶されているデータ
とROM１に記憶されている係数との乗算を行な
つて演算結果をRMA３に記憶するとともに、演
算結果のデータを用いて加算、乗算等の演算を行
なうことによつて、フイルタ演算が行なわれる。 第２図の演算回路によつて、例えば第１図に示
されたデイジタルフイルタの演算を行なう場合の
計算手順は、次表によつて示されるごときのもの
である。
【表】
第１表に示すように、計算手順は〜に示さ
れる５回の乗算を含む演算と、〜に示される
入力データおよび演算結果を次のサンプリング周
期のフイルタ演算のためにRAM上の１サンプル
前の番地に書き替える４回の書き換え操作とから
なつている。このうち５回の乗算を含む演算は、
フイルタ演算のため不可欠なものであるが、４回
のRAM書き替え操作は、演算実行ステツプ数を
多くしフイルタの演算速度を低下させる原因とな
つている。 第３図は、第１表に示された計算手順における
RAMのデータ書き替えを示すメモリマツプであ
る。同図においてａはフイルタ演算開始時、ｂは
演算終了時、ｃは次の演算開始時を示し、第１表
における〜の手順に対応して４回のRAM書
き替えが行なわれることが示されている。 なおここで、フイルタの演算を行なう前に通常
は入力xoをRAM３上の（Ｎ＋４）番地にもつて
きておくが、RAM３を介さずに演算器５に直接
入力xoを入れてフイルタの演算を行ない、演算終
了後、RAM３の（Ｎ＋３）番地に記憶させても
よい。 発明の目的 本発明は、このような従来技術の問題点を解決
しようとするものであつて、その目的は、入力デ
ータおよび、演算結果のデータをRAMに記憶
し、記憶されたデータを用いてフイルタ演算を行
なうデイジタルフイルタ演算回路において、
RAMにおける記憶内容の書き替え操作の回数を
減少させて、フイルタ演算の速度を向上させるこ
とができる回路形式を提供することにある。 発明の実施例 第２表は本発明の原理を示すフイルタ演算の計
算手順である。
れる５回の乗算を含む演算と、〜に示される
入力データおよび演算結果を次のサンプリング周
期のフイルタ演算のためにRAM上の１サンプル
前の番地に書き替える４回の書き換え操作とから
なつている。このうち５回の乗算を含む演算は、
フイルタ演算のため不可欠なものであるが、４回
のRAM書き替え操作は、演算実行ステツプ数を
多くしフイルタの演算速度を低下させる原因とな
つている。 第３図は、第１表に示された計算手順における
RAMのデータ書き替えを示すメモリマツプであ
る。同図においてａはフイルタ演算開始時、ｂは
演算終了時、ｃは次の演算開始時を示し、第１表
における〜の手順に対応して４回のRAM書
き替えが行なわれることが示されている。 なおここで、フイルタの演算を行なう前に通常
は入力xoをRAM３上の（Ｎ＋４）番地にもつて
きておくが、RAM３を介さずに演算器５に直接
入力xoを入れてフイルタの演算を行ない、演算終
了後、RAM３の（Ｎ＋３）番地に記憶させても
よい。 発明の目的 本発明は、このような従来技術の問題点を解決
しようとするものであつて、その目的は、入力デ
ータおよび、演算結果のデータをRAMに記憶
し、記憶されたデータを用いてフイルタ演算を行
なうデイジタルフイルタ演算回路において、
RAMにおける記憶内容の書き替え操作の回数を
減少させて、フイルタ演算の速度を向上させるこ
とができる回路形式を提供することにある。 発明の実施例 第２表は本発明の原理を示すフイルタ演算の計
算手順である。
【表】
また第４図は第２表に示された計算手順におけ
るRAMのデータ書き替えを示すメモリマツプで
ある。同図においてａは計算開始時、ｂは計算終
了時、ｃは次の計算開始時を示している。 すなわち、最初の演算においては、yo―2（Ｎ番
地）、yo―1（Ｎ＋１番地）、xo―2（Ｎ＋２番地）、
xo―1（Ｎ＋３番地）およびxoの各データの組み合
わせによつて演算を行ない（第４図ａ）、演算終
了時、フイルタ出力すなわちyoをデータxo―2の
位置（Ｎ＋２番地）に記憶させるとともに、入力
データxoをデータxo―1の１番地上の番地（Ｎ＋
４番地）に記憶させておく（第４図ｂ）。 次のサンプルxo+1が入力して、２回目のフイル
タの演算を行なう際は、yo―1（Ｎ＋１番地）、yo
（Ｎ＋２番地）、xo―1（Ｎ＋３番地）、xo（Ｎ＋４番
地）およびxo+1の各データの組み合わせによつて
演算を行なう（第４図ｃ）。すなわち、前回の演
算に用いたデータの組み合わせに対して、アドレ
スが１番地増えたデータの組み合わせによつてフ
イルタの演算が行なわれる。２回目の演算におい
ても演算終了時、フイルタ出力yo+1をデータ
xo―1（Ｎ＋３番地）の位置に記憶させるととも
に、入力データxo+1をデータxoの１番地上の番地
（Ｎ＋５番地）に記憶させて、次の演算に備える。 第２表に示された本発明の計算手順と、第１表
に示された従来の計算手順とを比較すると、メモ
リにおける記憶操作が従来の４回に対して本発明
では２回に減少し、従つてフイルタ演算速度は明
らかに向上する。 第５図は上述の原理に基づいて構成された、本
発明のデイジタルフイルタの一実施例を示してい
る。同図において１１はアドレス指定部であつ
て、プログラムあるいはカウンタ等によつて例え
ば２進数a0〜a6によつて、図示されないRAMの
アドレスを指定する。１２はポインタであつて例
えば２進数p0〜p2を計数するカウンタまたは加算
器を具えたレジスタからなり、フイルタ演算が行
なわれるごとに演算の最後でインクレメントさ
れ、フルカウントしたとき０に戻るように構成さ
れている。１３はANDゲートであつて、アドレ
ス指定信号を加えられたとき開いて、ポインタ１
２の計数値の信号を出力する。１４-1はハーフア
ダーHA、１４-2，１４-3はフルアダーFAであつ
て、アドレス指定部１１の下位のビツトa0〜a2と
ポインタ１２の出力p0〜p2とを加算する。アダー
１４-1〜１４-3の出力とアドレス指定部１１の上
位のビツトa3〜a6とは、実行アドレスとして
RAMに対して出力される。この際最上位のアダ
ー１４-3のキヤリーは無視されている。従つてア
ドレスシフト指定が行なわれたとき、アドレス指
定部１１におけるアドレスa0〜a6のうち、下位の
a0〜a2にポインタ１２の出力が加算されて、下位
３ビツトのみが順次１ずつ増加して再び初めに戻
るアドレス指定が行なわれる。なおRAMは通常
フイルタ演算以外の目的にも用いられるものであ
り、ANDゲート１３はこのような場合とフイル
タ演算の場合とで、アドレスシフトを行なうか否
かの制御を行なうために設けられている。 第６図は第５図に示されたデイジタルフイルタ
におけるRAMのアドレス指定を説明している。
同図においてＡは指定されるアドレス範囲を示
し、上位のビツトa3〜a6は固定であるが下位３ビ
ツトが000〜111の範囲で変化することが示されて
いる。 第７図は、第５図に示されたデイジタルフイル
タにおいてRAMのアドレス指定を行なつて、フ
イルタの演算を行なう場合のRAMの内容を説明
している。同図において、１〜８はそれぞれ第１
回目〜第８回目の演算におけるRAMのデータを
示し、第６図におけるＡの範囲のみが示されてい
る。 第１回目の演算時、ポインタの値Ｐを０とす
る。このときアドレス指定として０番地〜４番地
を指定すると、実行されるアドレスはyo―2（０番
地）、yo―1（１番地）、xo―2（２番地）、xo―1（３
番地）、xo（４番地）となり、この組み合わせによ
つてフイルタ演算が行なわれる。演算終了時、デ
ータxoを４番地に記憶し、データyoを２番地に記
憶する。またこれにあわせてポインタの値Ｐに１
を加えておく。 第２回目の演算時、アドレス指定として第１回
目と同じ番地を指定しておくと、実行される
RAMアドレスはポインタの値がＰが加えられる
ので、yo―1（１番地）、yo（２番地）、xo―1（３番
地）、xo（４番地）、xo+1（５番地）となりこの組み
合わせによつてフイルタ演算が行なわれる。演算
終了時データxo+1を５番地に記憶し、データyo+1
を３番地に記憶し、ポインタの値Ｐに１を加え
る。 以下同様にして第３回目〜第８回目の演算を行
ない、１回演算するごとにポインタの値Ｐに１を
加算すると、次の回の演算を実行アドレスがすべ
て前回のアドレスに１を加えた値になるので、フ
イルタ演算に使用するデータは１ビツトシフトし
た値が用いられることになり、従つてデータを
RAM上でシフトしなくてもフイルタ演算を正し
く行なうことができる。また第７図から明らかな
ように、アドレスが順次シフトしていつて、
RAMの使用範囲の限界に達するともとに戻つて
再び最も若い番地から順次循環する。これは第５
図に示された回路構成においてポインタ１２が一
定数の計数を繰り返すことによつて上位のアドレ
スに影響を及ぼさないようにしているからであ
り、これによつてRAMの領域を必要以上に広く
要しないようにしている。 第５図に示されたデイジタルフイルタでは、２
次セクシヨンフイルタ１段の計算を行なうと、８
回の演算を行なうごとに実行アドレスはもとの状
態に戻る。フイルタの段数が増加した場合、アド
レスがシフトしてゆく範囲を広くする必要があ
り、そのためにはポインタのビツト数をさらに増
加し、アドレス指定部の出力とポインタの出力と
を加算する加算回路の桁数も増加する必要があ
る。 また複数個の段数の異なるフイルタについての
計算を行なう場合には、アドレスをシフトする範
囲も可変にすることが効果的である。第８図は本
発明のメモリアクセス回路の他の実施例を示し、
シフト領域を可変にした場合の構成を示してい
る。同図において第５図におけると同じ部分は同
じ番号で示されており、１２Ａはポインタ、１３
ＡはANDゲート、１４-4はフルアダー、１５，
１６はANDゲートである。 第８図において、ポインタ１２Ａは２進数p0〜
p3を計算するカウンタまたは加算器を具えたレジ
スタからなり、ANDゲート１３Ａはポインタ１
２Ａの各ビツトに対応して設けられている。
ANDゲート１５はシフト領域指定信号が“０”
のとき閉じてポインタ１２Ａの最上位ビツトp3の
出力を阻止する。またANDゲート１５の出力が
“０”のときは、ANDゲート１６が閉じて、フル
アダー１４-3のキヤリーがフルアダー１４-4に入
力されることを阻止する。従つてシフト領域指定
信号が“０”のときは、RAMに対するアドレス
は下位３ビツトだけがポインタ１２Ａの下位３ビ
ツトp0〜p2に応じてシフトして、第５図の回路と
同じ動作を行なう。 一方、シフト領域指定信号が“１”のときは、
ANDゲート１５が開いて、ポインタ１２Ａの最
上位ビツトp3がフルアダー１４-4およびANDゲ
ート１６に加えられ、これによつてRAMに対す
るアドレスは下位４ビツトがポインタ１２Ａのp0
〜p3に応じてシフトする。 第９図は第８図のデイジタルフイルタの場合の
RAMにおけるアドレスシフト領域を示し、Ａは
シフト領域指定信号が“０”の場合のアドレスシ
フト領域を示し、Ｂはシフト領域指定信号が
“１”の場合のアドレスシフト領域であつて、シ
フト領域指定信号を“０”から“１”にすること
によつてアドレスシフト領域が２倍になることが
示されている。 第１０図は本発明のメモリアクセス回路を用い
たフイルタ演算回路の構成を示している。同図に
おいて第２図におけると同じ部分は同じ番号で示
されており、４Ａはメモリアクセス回路である。
このように従来のフイルタ演算回路において、メ
モリアクセス回路を従来のアドレス指定回路にお
きかえて用いることができ、これによつてフイル
タ演算速度を向上することができる。 発明の効果 以上説明したように本発明のデイジタルフイル
タによれば、入力データおよび演算結果のデータ
をRAMに記憶し、記憶されたデータを用いてフ
イルタ演算を行なうデイジタルフイルタ回路にお
いて、フイルタの演算ごとにRM上でデータを転
送する操作を減少させることができ、フイルタの
演算速度を向上させることができる。
るRAMのデータ書き替えを示すメモリマツプで
ある。同図においてａは計算開始時、ｂは計算終
了時、ｃは次の計算開始時を示している。 すなわち、最初の演算においては、yo―2（Ｎ番
地）、yo―1（Ｎ＋１番地）、xo―2（Ｎ＋２番地）、
xo―1（Ｎ＋３番地）およびxoの各データの組み合
わせによつて演算を行ない（第４図ａ）、演算終
了時、フイルタ出力すなわちyoをデータxo―2の
位置（Ｎ＋２番地）に記憶させるとともに、入力
データxoをデータxo―1の１番地上の番地（Ｎ＋
４番地）に記憶させておく（第４図ｂ）。 次のサンプルxo+1が入力して、２回目のフイル
タの演算を行なう際は、yo―1（Ｎ＋１番地）、yo
（Ｎ＋２番地）、xo―1（Ｎ＋３番地）、xo（Ｎ＋４番
地）およびxo+1の各データの組み合わせによつて
演算を行なう（第４図ｃ）。すなわち、前回の演
算に用いたデータの組み合わせに対して、アドレ
スが１番地増えたデータの組み合わせによつてフ
イルタの演算が行なわれる。２回目の演算におい
ても演算終了時、フイルタ出力yo+1をデータ
xo―1（Ｎ＋３番地）の位置に記憶させるととも
に、入力データxo+1をデータxoの１番地上の番地
（Ｎ＋５番地）に記憶させて、次の演算に備える。 第２表に示された本発明の計算手順と、第１表
に示された従来の計算手順とを比較すると、メモ
リにおける記憶操作が従来の４回に対して本発明
では２回に減少し、従つてフイルタ演算速度は明
らかに向上する。 第５図は上述の原理に基づいて構成された、本
発明のデイジタルフイルタの一実施例を示してい
る。同図において１１はアドレス指定部であつ
て、プログラムあるいはカウンタ等によつて例え
ば２進数a0〜a6によつて、図示されないRAMの
アドレスを指定する。１２はポインタであつて例
えば２進数p0〜p2を計数するカウンタまたは加算
器を具えたレジスタからなり、フイルタ演算が行
なわれるごとに演算の最後でインクレメントさ
れ、フルカウントしたとき０に戻るように構成さ
れている。１３はANDゲートであつて、アドレ
ス指定信号を加えられたとき開いて、ポインタ１
２の計数値の信号を出力する。１４-1はハーフア
ダーHA、１４-2，１４-3はフルアダーFAであつ
て、アドレス指定部１１の下位のビツトa0〜a2と
ポインタ１２の出力p0〜p2とを加算する。アダー
１４-1〜１４-3の出力とアドレス指定部１１の上
位のビツトa3〜a6とは、実行アドレスとして
RAMに対して出力される。この際最上位のアダ
ー１４-3のキヤリーは無視されている。従つてア
ドレスシフト指定が行なわれたとき、アドレス指
定部１１におけるアドレスa0〜a6のうち、下位の
a0〜a2にポインタ１２の出力が加算されて、下位
３ビツトのみが順次１ずつ増加して再び初めに戻
るアドレス指定が行なわれる。なおRAMは通常
フイルタ演算以外の目的にも用いられるものであ
り、ANDゲート１３はこのような場合とフイル
タ演算の場合とで、アドレスシフトを行なうか否
かの制御を行なうために設けられている。 第６図は第５図に示されたデイジタルフイルタ
におけるRAMのアドレス指定を説明している。
同図においてＡは指定されるアドレス範囲を示
し、上位のビツトa3〜a6は固定であるが下位３ビ
ツトが000〜111の範囲で変化することが示されて
いる。 第７図は、第５図に示されたデイジタルフイル
タにおいてRAMのアドレス指定を行なつて、フ
イルタの演算を行なう場合のRAMの内容を説明
している。同図において、１〜８はそれぞれ第１
回目〜第８回目の演算におけるRAMのデータを
示し、第６図におけるＡの範囲のみが示されてい
る。 第１回目の演算時、ポインタの値Ｐを０とす
る。このときアドレス指定として０番地〜４番地
を指定すると、実行されるアドレスはyo―2（０番
地）、yo―1（１番地）、xo―2（２番地）、xo―1（３
番地）、xo（４番地）となり、この組み合わせによ
つてフイルタ演算が行なわれる。演算終了時、デ
ータxoを４番地に記憶し、データyoを２番地に記
憶する。またこれにあわせてポインタの値Ｐに１
を加えておく。 第２回目の演算時、アドレス指定として第１回
目と同じ番地を指定しておくと、実行される
RAMアドレスはポインタの値がＰが加えられる
ので、yo―1（１番地）、yo（２番地）、xo―1（３番
地）、xo（４番地）、xo+1（５番地）となりこの組み
合わせによつてフイルタ演算が行なわれる。演算
終了時データxo+1を５番地に記憶し、データyo+1
を３番地に記憶し、ポインタの値Ｐに１を加え
る。 以下同様にして第３回目〜第８回目の演算を行
ない、１回演算するごとにポインタの値Ｐに１を
加算すると、次の回の演算を実行アドレスがすべ
て前回のアドレスに１を加えた値になるので、フ
イルタ演算に使用するデータは１ビツトシフトし
た値が用いられることになり、従つてデータを
RAM上でシフトしなくてもフイルタ演算を正し
く行なうことができる。また第７図から明らかな
ように、アドレスが順次シフトしていつて、
RAMの使用範囲の限界に達するともとに戻つて
再び最も若い番地から順次循環する。これは第５
図に示された回路構成においてポインタ１２が一
定数の計数を繰り返すことによつて上位のアドレ
スに影響を及ぼさないようにしているからであ
り、これによつてRAMの領域を必要以上に広く
要しないようにしている。 第５図に示されたデイジタルフイルタでは、２
次セクシヨンフイルタ１段の計算を行なうと、８
回の演算を行なうごとに実行アドレスはもとの状
態に戻る。フイルタの段数が増加した場合、アド
レスがシフトしてゆく範囲を広くする必要があ
り、そのためにはポインタのビツト数をさらに増
加し、アドレス指定部の出力とポインタの出力と
を加算する加算回路の桁数も増加する必要があ
る。 また複数個の段数の異なるフイルタについての
計算を行なう場合には、アドレスをシフトする範
囲も可変にすることが効果的である。第８図は本
発明のメモリアクセス回路の他の実施例を示し、
シフト領域を可変にした場合の構成を示してい
る。同図において第５図におけると同じ部分は同
じ番号で示されており、１２Ａはポインタ、１３
ＡはANDゲート、１４-4はフルアダー、１５，
１６はANDゲートである。 第８図において、ポインタ１２Ａは２進数p0〜
p3を計算するカウンタまたは加算器を具えたレジ
スタからなり、ANDゲート１３Ａはポインタ１
２Ａの各ビツトに対応して設けられている。
ANDゲート１５はシフト領域指定信号が“０”
のとき閉じてポインタ１２Ａの最上位ビツトp3の
出力を阻止する。またANDゲート１５の出力が
“０”のときは、ANDゲート１６が閉じて、フル
アダー１４-3のキヤリーがフルアダー１４-4に入
力されることを阻止する。従つてシフト領域指定
信号が“０”のときは、RAMに対するアドレス
は下位３ビツトだけがポインタ１２Ａの下位３ビ
ツトp0〜p2に応じてシフトして、第５図の回路と
同じ動作を行なう。 一方、シフト領域指定信号が“１”のときは、
ANDゲート１５が開いて、ポインタ１２Ａの最
上位ビツトp3がフルアダー１４-4およびANDゲ
ート１６に加えられ、これによつてRAMに対す
るアドレスは下位４ビツトがポインタ１２Ａのp0
〜p3に応じてシフトする。 第９図は第８図のデイジタルフイルタの場合の
RAMにおけるアドレスシフト領域を示し、Ａは
シフト領域指定信号が“０”の場合のアドレスシ
フト領域を示し、Ｂはシフト領域指定信号が
“１”の場合のアドレスシフト領域であつて、シ
フト領域指定信号を“０”から“１”にすること
によつてアドレスシフト領域が２倍になることが
示されている。 第１０図は本発明のメモリアクセス回路を用い
たフイルタ演算回路の構成を示している。同図に
おいて第２図におけると同じ部分は同じ番号で示
されており、４Ａはメモリアクセス回路である。
このように従来のフイルタ演算回路において、メ
モリアクセス回路を従来のアドレス指定回路にお
きかえて用いることができ、これによつてフイル
タ演算速度を向上することができる。 発明の効果 以上説明したように本発明のデイジタルフイル
タによれば、入力データおよび演算結果のデータ
をRAMに記憶し、記憶されたデータを用いてフ
イルタ演算を行なうデイジタルフイルタ回路にお
いて、フイルタの演算ごとにRM上でデータを転
送する操作を減少させることができ、フイルタの
演算速度を向上させることができる。
第１図は２次巡回形デイジタルフイルタの構成
を示す図、第２図は従来のRAMを使用してフイ
ルタ演算を行なう演算回路の構成を示すブロツク
図、第３図は従来のフイルタ計算手順における
RAMのデータ書き替えの一例を示すメモリマツ
プ、第４図は本発明によるフイルタ計算手順にお
けるRAMのデータ書き替えの一例を示すメモリ
マツプ、第５図は本発明のデイジタルフイルタの
一実施例を示すブロツク図、第６図は第５図のデ
イジタルフイルタにおけるRAMのアドレス指定
を説明する図、第７図は第５図のデイジタルフイ
ルタにおいてRAMのアドレス指定を行なつてフ
イルタ演算を行なう場合のRAMの内容を説明す
る図、第８図は本発明のデイジタルフイルタの他
の実施例の構成を示すブロツク図、第９図は第８
図のデイジタルフイルタの場合のRAMにおける
アドレスシフト領域を示す図、第１０図は本発明
のデイジタルフイルタにおけるフイルタ演算回路
の構成を示す図である。 １…係数用読み出し専用メモリROM、２…係
数用アドレス指定回路、３…読み出し書き込みメ
モリRAM、４…アドレス指定回路、４Ａ…メモ
リアクセス回路、５…演算器、１１…アドレス指
定部、１２，１２Ａ…ポインタ、１３，１３Ａ…
ANDゲート、１４-1…ハーフアダーHA、１４
-2，１４-3，１４-4…フルアダーFA、１５，１
６…ANDゲート。
を示す図、第２図は従来のRAMを使用してフイ
ルタ演算を行なう演算回路の構成を示すブロツク
図、第３図は従来のフイルタ計算手順における
RAMのデータ書き替えの一例を示すメモリマツ
プ、第４図は本発明によるフイルタ計算手順にお
けるRAMのデータ書き替えの一例を示すメモリ
マツプ、第５図は本発明のデイジタルフイルタの
一実施例を示すブロツク図、第６図は第５図のデ
イジタルフイルタにおけるRAMのアドレス指定
を説明する図、第７図は第５図のデイジタルフイ
ルタにおいてRAMのアドレス指定を行なつてフ
イルタ演算を行なう場合のRAMの内容を説明す
る図、第８図は本発明のデイジタルフイルタの他
の実施例の構成を示すブロツク図、第９図は第８
図のデイジタルフイルタの場合のRAMにおける
アドレスシフト領域を示す図、第１０図は本発明
のデイジタルフイルタにおけるフイルタ演算回路
の構成を示す図である。 １…係数用読み出し専用メモリROM、２…係
数用アドレス指定回路、３…読み出し書き込みメ
モリRAM、４…アドレス指定回路、４Ａ…メモ
リアクセス回路、５…演算器、１１…アドレス指
定部、１２，１２Ａ…ポインタ、１３，１３Ａ…
ANDゲート、１４-1…ハーフアダーHA、１４
-2，１４-3，１４-4…フルアダーFA、１５，１
６…ANDゲート。
Claims (1)
- 【特許請求の範囲】 １ アドレス指定に応じて入力データおよび演算
結果のデータを書き込み読み出すRAMと、アド
レス指定に応じてフイルタの係数を読み出す
ROMと、該RAMから読み出されたデータと
ROMから読み出されたデータとの演算を行つて
前記RAMに書き込む演算器とを備えたデイジタ
ルフイルタにおいて、 サンプリングごとにインクレメントして一定数
を繰り返し計数するポインタと、 該ポインタの値をフイルタの構成によつて定ま
るアドレスに加算する加算手段とを設け、 該加算手段の出力をアドレスとして前記RAM
にアクセスしてフイルタ演算のためのデータを読
み出すことを特徴とするデイジタルフイルタ。 ２ 前記ポインタの計数範囲が外部信号によつて
変化し得ることを特徴とする特許請求の範囲第１
項記載のデイジタルフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11238582A JPS594218A (ja) | 1982-06-29 | 1982-06-29 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11238582A JPS594218A (ja) | 1982-06-29 | 1982-06-29 | ディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594218A JPS594218A (ja) | 1984-01-11 |
| JPH0113764B2 true JPH0113764B2 (ja) | 1989-03-08 |
Family
ID=14585347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11238582A Granted JPS594218A (ja) | 1982-06-29 | 1982-06-29 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594218A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3409800A1 (de) * | 1984-03-16 | 1985-09-19 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur bereitstellung von abtastwerten eines zeitabhaengigen signals in einer datenverarbeitungsanlage und schaltungsanordnung zur durchfuehrung des verfahrens |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834037B2 (ja) * | 1976-05-08 | 1983-07-23 | 株式会社東芝 | アドレス計算装置 |
| JPS55107322A (en) * | 1979-02-13 | 1980-08-18 | Victor Co Of Japan Ltd | Circulation type digital filter |
| JPS5853217A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | デジタルフイルタ回路 |
-
1982
- 1982-06-29 JP JP11238582A patent/JPS594218A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS594218A (ja) | 1984-01-11 |
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