JPH0114733B2 - - Google Patents
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- Publication number
- JPH0114733B2 JPH0114733B2 JP56015174A JP1517481A JPH0114733B2 JP H0114733 B2 JPH0114733 B2 JP H0114733B2 JP 56015174 A JP56015174 A JP 56015174A JP 1517481 A JP1517481 A JP 1517481A JP H0114733 B2 JPH0114733 B2 JP H0114733B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- variable phase
- output signal
- clock pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/30—Time-delay networks
Landscapes
- Networks Using Active Elements (AREA)
- Dc Digital Transmission (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル伝送方式における多デイジ
タル伝送路間のNRZ信号の相対遅延量調整回路
に関する。
タル伝送路間のNRZ信号の相対遅延量調整回路
に関する。
従来のNRZ信号遅延調整回路は、NRZ信号に
同期したクロツクパルスに対して可変移相器を多
段接続しその制御素子を連動動作により制御して
遅延調整範囲の拡大を行つている。そのため制御
素子そのものが高価であつたり、または回路構成
が非常に複雑になる等の欠点があつた。
同期したクロツクパルスに対して可変移相器を多
段接続しその制御素子を連動動作により制御して
遅延調整範囲の拡大を行つている。そのため制御
素子そのものが高価であつたり、または回路構成
が非常に複雑になる等の欠点があつた。
第１図はこのような欠点を有する従来のNRZ
信号遅延調整回路のブロツク図である。図におい
て、入力NRZ信号１は第１のパルス整形回路１
０１に印加され入力クロツクパルス４の制御のも
とで基準位相を持つNRZ信号２に変換される。
一方ｎ個の可変移相器１０３を連動制御する機械
的または電気的制御６により入力クロツクパルス
４を（ｎ×φ）〔rad〕量の移相可変をもつたク
ロツクパルス５に変換する。なお、この場合の１
ケの可変移相器１０３の移相量はφ〔rad〕であ
る。入力クロツクパルス４に対し（ｎ×φ）
〔rad〕の移相量を持つクロツクパルス５の制御
によりNRZ信号２は第２のパルス整形回路１０
２でNRZ信号２に対し（ｎ×φ）〔rad〕の移相
量を持つNRZ信号３に変換される。
信号遅延調整回路のブロツク図である。図におい
て、入力NRZ信号１は第１のパルス整形回路１
０１に印加され入力クロツクパルス４の制御のも
とで基準位相を持つNRZ信号２に変換される。
一方ｎ個の可変移相器１０３を連動制御する機械
的または電気的制御６により入力クロツクパルス
４を（ｎ×φ）〔rad〕量の移相可変をもつたク
ロツクパルス５に変換する。なお、この場合の１
ケの可変移相器１０３の移相量はφ〔rad〕であ
る。入力クロツクパルス４に対し（ｎ×φ）
〔rad〕の移相量を持つクロツクパルス５の制御
によりNRZ信号２は第２のパルス整形回路１０
２でNRZ信号２に対し（ｎ×φ）〔rad〕の移相
量を持つNRZ信号３に変換される。
第３図は第１図の回路について一動作例を示す
タイムチヤートである。
タイムチヤートである。
図中、各波形は第１図の各回路部に入力され
る、または各回路部から出力される同じ符号の信
号を示している。
る、または各回路部から出力される同じ符号の信
号を示している。
５―１および５―２の信号は複数個の可変移相
器１０３を通つた信号で、５―１は位相差を与え
なかつた場合、５―２は３個の可変移相器１０３
でそれぞれクロツク４に対しφの位相差を与えた
場合である。
器１０３を通つた信号で、５―１は位相差を与え
なかつた場合、５―２は３個の可変移相器１０３
でそれぞれクロツク４に対しφの位相差を与えた
場合である。
したがつて、５―１の信号でパルス整形した場
合は入力NRZ信号と位相差０の出力NRZ信号３
―１が得られる。また、５―２の信号でパルス整
形した場合は入力NRZ信号と位相差が３×φの
位相差の出力NRZ信号３―２が得られる。
合は入力NRZ信号と位相差０の出力NRZ信号３
―１が得られる。また、５―２の信号でパルス整
形した場合は入力NRZ信号と位相差が３×φの
位相差の出力NRZ信号３―２が得られる。
第４図は可変移相器１０３の具体的構成例であ
り、一般的に良く知られているものである。
り、一般的に良く知られているものである。
この可変移相器１０３は、たとえば最大０―
180度移相可能が可変である。しかし、回路の不
完全性および容量Ａの極少／極大可変が不可能な
ため可変移相量０―180度得ることができない。
そのため０―360度得るためには１個で０―150度
まで可変できるとすると３個必要である。かかる
場合、この３個の容量を同時に可変することが要
求される。そのため、高価な素子または高価な回
路が必要となり、また、安定度も１個の移相器の
３倍劣化する。
180度移相可能が可変である。しかし、回路の不
完全性および容量Ａの極少／極大可変が不可能な
ため可変移相量０―180度得ることができない。
そのため０―360度得るためには１個で０―150度
まで可変できるとすると３個必要である。かかる
場合、この３個の容量を同時に可変することが要
求される。そのため、高価な素子または高価な回
路が必要となり、また、安定度も１個の移相器の
３倍劣化する。
本発明の目的は上記欠点を解決するもので、従
来より動作に安定度があつて製作費が安いNRZ
信号遅延調整回路を提供することにある。
来より動作に安定度があつて製作費が安いNRZ
信号遅延調整回路を提供することにある。
前記目的を達成するために本発明によるNRZ
信号遅延調整回路は入力クロツクパルスをｎ分周
する分周回路と、前記入力クロツクパルスにより
入力NRZ信号を波形整形する第１のパルス整形
回路と前記分周回路出力信号により前記パルス整
形回路出力信号をｎ列に分岐する直列―並列変換
回路（以下Ｓ―Ｐ変換回路と略す）と、前記分周
回路出力信号を移相可変する可変移相器と、前記
可変移相器出力信号により前記Ｓ―Ｐ変換回路出
力信号を１列に逆変換する並列―直列変換回路
（以下Ｐ―Ｓ変換回路と略す）と前記可変移相器
出力信号をｎテイ倍するｎテイ倍回路とから構成
してある。
信号遅延調整回路は入力クロツクパルスをｎ分周
する分周回路と、前記入力クロツクパルスにより
入力NRZ信号を波形整形する第１のパルス整形
回路と前記分周回路出力信号により前記パルス整
形回路出力信号をｎ列に分岐する直列―並列変換
回路（以下Ｓ―Ｐ変換回路と略す）と、前記分周
回路出力信号を移相可変する可変移相器と、前記
可変移相器出力信号により前記Ｓ―Ｐ変換回路出
力信号を１列に逆変換する並列―直列変換回路
（以下Ｐ―Ｓ変換回路と略す）と前記可変移相器
出力信号をｎテイ倍するｎテイ倍回路とから構成
してある。
前記構成によれば本発明の目的は完全に達成さ
れる。
れる。
以下、図面により本発明をさらに詳しく説明す
る。
る。
第２図は本発明によるNRZ信号遅延調整回路
の一実施例を示すブロツク図である。入力NRZ
信号１は第１のパルス整形回路１０１に印加され
入力クロツクパルス４の制御のもとで基準位相を
持つたNRZ信号２に変換される。一方入力クロ
ツクパルス４はｎ（ｎ≧２）分周回路１０６にお
いてｎ分周され、ｎ分周されたクロツクパルス７
の制御によりNRZ信号２をＳ―Ｐ変換回路１０
４でｎ列のNRZ信号８に変換する。ｎ分周され
たクロツクパルス７は１ケの可変移相器１０３に
よりφ〔rad〕の可変移相量をもつたクロツクパ
ルス９に変換される。このときの可変移相量φ
〔rad〕は、クロツクパルス７に対する可変移相
量であり、クロツクパルス４に対する可変移相量
は（ｎ×φ）〔rad〕となる。クロツクパルス４
に対し（ｎ×φ）〔rad〕の可変移相量を持つク
ロツクパルス９の制御によりｎ列のNRZ信号８
をＰ―Ｓ変換回路１０５でNRZ信号２に対し
（ｎ×φ）〔rad〕の可変移相量を持つNRZ信号３
に変換する。
の一実施例を示すブロツク図である。入力NRZ
信号１は第１のパルス整形回路１０１に印加され
入力クロツクパルス４の制御のもとで基準位相を
持つたNRZ信号２に変換される。一方入力クロ
ツクパルス４はｎ（ｎ≧２）分周回路１０６にお
いてｎ分周され、ｎ分周されたクロツクパルス７
の制御によりNRZ信号２をＳ―Ｐ変換回路１０
４でｎ列のNRZ信号８に変換する。ｎ分周され
たクロツクパルス７は１ケの可変移相器１０３に
よりφ〔rad〕の可変移相量をもつたクロツクパ
ルス９に変換される。このときの可変移相量φ
〔rad〕は、クロツクパルス７に対する可変移相
量であり、クロツクパルス４に対する可変移相量
は（ｎ×φ）〔rad〕となる。クロツクパルス４
に対し（ｎ×φ）〔rad〕の可変移相量を持つク
ロツクパルス９の制御によりｎ列のNRZ信号８
をＰ―Ｓ変換回路１０５でNRZ信号２に対し
（ｎ×φ）〔rad〕の可変移相量を持つNRZ信号３
に変換する。
一方NRZ信号３に同期したクロツクパルス５
はクロツクパルス９をｎテイ倍回路１０７を通し
て得る。なおクロツクパルス５はクロツクパルス
４に対して（ｎ×φ）〔rad〕の可変移相量を持
つことは言うまでもない。第５図は第２図の動作
を説明するためのタイミングチヤートであり、ｎ
＝３の場合の例である。１個の移相器の最大可変
範囲が従来例で説明したように０―150度であれ
ば、０―３×150（450）度となり、2πより大きく
とることができ１周期以内の位相を調整できる。
はクロツクパルス９をｎテイ倍回路１０７を通し
て得る。なおクロツクパルス５はクロツクパルス
４に対して（ｎ×φ）〔rad〕の可変移相量を持
つことは言うまでもない。第５図は第２図の動作
を説明するためのタイミングチヤートであり、ｎ
＝３の場合の例である。１個の移相器の最大可変
範囲が従来例で説明したように０―150度であれ
ば、０―３×150（450）度となり、2πより大きく
とることができ１周期以内の位相を調整できる。
図中、各波形は第２図の各回路部に入力され
る、または各回路部から出力される同じ符号の信
号を示している。
る、または各回路部から出力される同じ符号の信
号を示している。
９―１および９―２の信号は分周出力７を１個
の可変移相器１０３を通して得た信号でで、９―
１は位相差を与えなかつた場合、９―２は１個の
可変移相器１０３でφの位相差を与えた場合であ
る。したがつて、９―１の信号でＰ―Ｓ変換した
場合は入力NRZ信号と位相差０の出力NRZ信号
３―１が得られる。また、９―２の信号でＰ―Ｓ
変換した場合は入力NRZ信号と位相差３×φの
移相差の出力NRZ信号３―２が得られる。
の可変移相器１０３を通して得た信号でで、９―
１は位相差を与えなかつた場合、９―２は１個の
可変移相器１０３でφの位相差を与えた場合であ
る。したがつて、９―１の信号でＰ―Ｓ変換した
場合は入力NRZ信号と位相差０の出力NRZ信号
３―１が得られる。また、９―２の信号でＰ―Ｓ
変換した場合は入力NRZ信号と位相差３×φの
移相差の出力NRZ信号３―２が得られる。
以上説明したように本発明によるNRZ信号遅
延調整回路は従来の多段可変移相器を用いた連動
動作制御の構成と異なり、第１のパルス整形回路
のほか１ケの制御素子をもつ可変移相器と論理素
子とを構成要素としているので経済的であり、ま
た回路構成が簡単であるので、従来に比較して動
作が安定する。
延調整回路は従来の多段可変移相器を用いた連動
動作制御の構成と異なり、第１のパルス整形回路
のほか１ケの制御素子をもつ可変移相器と論理素
子とを構成要素としているので経済的であり、ま
た回路構成が簡単であるので、従来に比較して動
作が安定する。
第１図は従来のNRZ信号遅延調整回路のブロ
ツク図、第２図は本発明によるNRZ信号遅延調
整回路の実施例を示す回路ブロツク図である。第
３図は第１図の回路の動作を説明するためのタイ
ミングチヤート、第４図は移相器の具体例を示す
回路図、第５図は第２図の回路の動作を説明する
ためのタイミングチヤートである。 １０１……第１のパルス整形回路、１０２……
第２のパルス整形回路、１０３……可変移相器、
１０４……Ｓ―Ｐ変換回路、１０５……Ｐ―Ｓ変
換回路、１０６……ｎ分周回路、１０７……ｎテ
イ倍回路。
ツク図、第２図は本発明によるNRZ信号遅延調
整回路の実施例を示す回路ブロツク図である。第
３図は第１図の回路の動作を説明するためのタイ
ミングチヤート、第４図は移相器の具体例を示す
回路図、第５図は第２図の回路の動作を説明する
ためのタイミングチヤートである。 １０１……第１のパルス整形回路、１０２……
第２のパルス整形回路、１０３……可変移相器、
１０４……Ｓ―Ｐ変換回路、１０５……Ｐ―Ｓ変
換回路、１０６……ｎ分周回路、１０７……ｎテ
イ倍回路。
Claims (1)
- １ 入力クロツクパルスをｎ分周する分周回路
と、前記入力クロツクパルスにより入力NRZ信
号を波形整形する第１のパルス整形回路と前記分
周回路出力信号により前記パルス整形回路出力信
号をｎ列に分岐する直列―並列変換回路と、前記
分周回路出力信号を移相可変する可変移相器と、
前記可変移相器出力信号により前記直列―並列変
換回路出力信号を１列に逆変換する並列―直列変
換回路と、前記可変移相器出力信号をｎテイ倍す
るｎテイ倍回路とから構成したNRZ信号遅延調
整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56015174A JPS57129010A (en) | 1981-02-03 | 1981-02-03 | Delay adjusting circuit of non-return-to-zero signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56015174A JPS57129010A (en) | 1981-02-03 | 1981-02-03 | Delay adjusting circuit of non-return-to-zero signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57129010A JPS57129010A (en) | 1982-08-10 |
| JPH0114733B2 true JPH0114733B2 (ja) | 1989-03-14 |
Family
ID=11881440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56015174A Granted JPS57129010A (en) | 1981-02-03 | 1981-02-03 | Delay adjusting circuit of non-return-to-zero signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57129010A (ja) |
-
1981
- 1981-02-03 JP JP56015174A patent/JPS57129010A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57129010A (en) | 1982-08-10 |
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