JPH0115912B2 - - Google Patents
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- Publication number
- JPH0115912B2 JPH0115912B2 JP57006251A JP625182A JPH0115912B2 JP H0115912 B2 JPH0115912 B2 JP H0115912B2 JP 57006251 A JP57006251 A JP 57006251A JP 625182 A JP625182 A JP 625182A JP H0115912 B2 JPH0115912 B2 JP H0115912B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- current
- interface
- analog
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/577—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices for plural loads
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- Electromagnetism (AREA)
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- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、アナログ回路とデジタル回路とが混
在した半導体集積回路に関する。
在した半導体集積回路に関する。
発明の技術的背景とその問題点
従来のアナログ／デジタル混在集積回路、例え
ばI2L（インテグレーテツド インジエクシヨン
ロジツク）では、デジタル部のパワーはインジエ
クシヨン電流の総和で決まり、アナログ部は入力
部ブロツク、出力部ブロツクその他のブロツクに
分類されるが、各々のブロツクはそのオン・オフ
にかかわらず電流が流れている。従つて、回路の
消費電力が大きいという欠点があつた。そこで、
アナログ／デジタル混在集積回路において低消費
電力を達成する方法として、外部信号によつてデ
ジタル回路の一部の動作を停止させる（例えばあ
る入力ピンを外部よりオン・オフする事によりあ
る機能のデジタル部のみ動作させ、他のデジタル
回路の動作を停止させる）方法や、アナログのバ
ツテリーチエツク回路により電源Vccがある値以
下になると内部発振器の周波数を低下させてデジ
タル部の消費電力を下げる方法があるが、いずれ
の方法においても大幅な消費電力の低減は難し
い。
ばI2L（インテグレーテツド インジエクシヨン
ロジツク）では、デジタル部のパワーはインジエ
クシヨン電流の総和で決まり、アナログ部は入力
部ブロツク、出力部ブロツクその他のブロツクに
分類されるが、各々のブロツクはそのオン・オフ
にかかわらず電流が流れている。従つて、回路の
消費電力が大きいという欠点があつた。そこで、
アナログ／デジタル混在集積回路において低消費
電力を達成する方法として、外部信号によつてデ
ジタル回路の一部の動作を停止させる（例えばあ
る入力ピンを外部よりオン・オフする事によりあ
る機能のデジタル部のみ動作させ、他のデジタル
回路の動作を停止させる）方法や、アナログのバ
ツテリーチエツク回路により電源Vccがある値以
下になると内部発振器の周波数を低下させてデジ
タル部の消費電力を下げる方法があるが、いずれ
の方法においても大幅な消費電力の低減は難し
い。
発明の目的
本発明は上記の事情に鑑みてなされたもので、
低消費電力化および高集積化が可能なアナログ・
デジタル混在の半導体集積回路を提供するもので
ある。
低消費電力化および高集積化が可能なアナログ・
デジタル混在の半導体集積回路を提供するもので
ある。
発明の概要
すなわち本発明は、各アナログ回路のうち半導
体集積回路の各シーケンス動作毎に動作が要求さ
れるアナログ回路にのみ電源を供給するようにデ
ジタル回路の出力信号によつて制御するものであ
り、そのために１次側に電源電流が供給され２次
側がアナログ回路に接続されたカレントミラー回
路を備え、その１次側に流れる電流をデイジタル
回路によつて制御している。したがつて、不動作
のアナログ回路へは電源が供給されなくなるので
消費電力が低減されるようになる。
体集積回路の各シーケンス動作毎に動作が要求さ
れるアナログ回路にのみ電源を供給するようにデ
ジタル回路の出力信号によつて制御するものであ
り、そのために１次側に電源電流が供給され２次
側がアナログ回路に接続されたカレントミラー回
路を備え、その１次側に流れる電流をデイジタル
回路によつて制御している。したがつて、不動作
のアナログ回路へは電源が供給されなくなるので
消費電力が低減されるようになる。
発明の実施例
以下、図面を参照して本発明の一実施例を説明
する。第１図の半導体集積回路において、１１は
デジタル制御回路部、１２はアナログ演算部、１
３はこのアナログ演算部１２とデジタル制御回路
部１１との間のデータ入出力のためのインターフ
エース、１４は上記アナログ演算部１２およびイ
ンターフエース１３のための回路電源である。ま
た１５1〜１５oは入力インターフエースであり、
入力端子INに加えられた入力データをデジタル
制御回路部１１に送出する。１６1〜１６oはこれ
らｎ個の入力インターフエース１５1〜１５oに対
応して設けられ、それぞれ所定電流を供給するた
めの入力回路電源、１７1〜１７nは前記デジタル
制御回路部１１からの出力データを出力端子
OUTに送出する出力インターフエース、１８1〜
１８nは上記出力インターフエース１７1〜１７n
に対応して設けられ、それぞれに所定電流を供給
するための出力回路電源である。これらのｎ個の
入力回路電源１６1〜１６o、ｍ個の出力回路電源
１７1〜１７n及び回路電源１４は、前記デジタル
制御回路１１から制御バスライン１９を通じて送
られてくる制御信号により制御され、それぞれ対
応するインターフエースに対する電源供給が制御
される。
する。第１図の半導体集積回路において、１１は
デジタル制御回路部、１２はアナログ演算部、１
３はこのアナログ演算部１２とデジタル制御回路
部１１との間のデータ入出力のためのインターフ
エース、１４は上記アナログ演算部１２およびイ
ンターフエース１３のための回路電源である。ま
た１５1〜１５oは入力インターフエースであり、
入力端子INに加えられた入力データをデジタル
制御回路部１１に送出する。１６1〜１６oはこれ
らｎ個の入力インターフエース１５1〜１５oに対
応して設けられ、それぞれ所定電流を供給するた
めの入力回路電源、１７1〜１７nは前記デジタル
制御回路部１１からの出力データを出力端子
OUTに送出する出力インターフエース、１８1〜
１８nは上記出力インターフエース１７1〜１７n
に対応して設けられ、それぞれに所定電流を供給
するための出力回路電源である。これらのｎ個の
入力回路電源１６1〜１６o、ｍ個の出力回路電源
１７1〜１７n及び回路電源１４は、前記デジタル
制御回路１１から制御バスライン１９を通じて送
られてくる制御信号により制御され、それぞれ対
応するインターフエースに対する電源供給が制御
される。
このような半導体集積回路において、シーケン
ス動作を行なう場合には、各インターフエース１
５1〜１５o，１７1〜１７n、演算部１２のうち各
動作ステツプ毎に動作が要求されるものに対応す
る回路電源のみをオンさせ、その他の回路電源を
全てオフ状態にして電流を流さないような制御が
行なわれる。この場合、回路電源のオン・オフ動
作はデジタル制御回路部１１からの出力信号によ
つて制御される。したがつて、上記した半導体集
積回路では、使用する電源回路のみをオンさせて
対応する回路を動作させているので回路の動作平
均電流を小さくし、もつて平均消費電力を小さく
できる特徴を有する。
ス動作を行なう場合には、各インターフエース１
５1〜１５o，１７1〜１７n、演算部１２のうち各
動作ステツプ毎に動作が要求されるものに対応す
る回路電源のみをオンさせ、その他の回路電源を
全てオフ状態にして電流を流さないような制御が
行なわれる。この場合、回路電源のオン・オフ動
作はデジタル制御回路部１１からの出力信号によ
つて制御される。したがつて、上記した半導体集
積回路では、使用する電源回路のみをオンさせて
対応する回路を動作させているので回路の動作平
均電流を小さくし、もつて平均消費電力を小さく
できる特徴を有する。
第２図は第１図の回路電源の一具体例を示すも
ので、同時に入力インターフエースもしくは出力
インターフエース２１との接続関係を示してい
る。定電流源２０と、カレントミラー回路を構成
する３組のトランジスタT1，T2、トランジスタ
T3，T4、トランジスタT5，T6と、デジタル制御
回路１１より送られてくる電源のオン・オフ信号
を伝達するゲートG1及びトランジスタT7と、イ
ンターフエース２１にデジタル制御回路部１１よ
り送られてくるロジツク信号を伝達するためのゲ
ートG2とで構成されている。まず、デジタル制
御回路部１１からインターフエース２１に対する
電源オン信号が送られてくると、ゲートG1の出
力がトランジスタT7をオフにし、トランジスタ
T1，T2のカレントミラー回路がトランジスタT5
に定電流源２０の電流I1と同一電流I1を流し、さ
らにトランジスタT5，T6のカレントミラー回路
およびトランジスタT3，T4のカレントミラー回
路によりインターフエース２１に上記と同一の電
流I1を供給し、該インターフエース２１をオン動
作させる。このインターフエース２１をオフさせ
る場合には、ロジツク信号がゲートG2を介して
インターフエース２１を不動作状態とし、電源オ
フ信号入力によりトランジスタT7をオンさせ、
トランジスタT5，T6に対する電流供給を停止さ
せることによつてインターフエース２１への電流
供給をカツトする。
ので、同時に入力インターフエースもしくは出力
インターフエース２１との接続関係を示してい
る。定電流源２０と、カレントミラー回路を構成
する３組のトランジスタT1，T2、トランジスタ
T3，T4、トランジスタT5，T6と、デジタル制御
回路１１より送られてくる電源のオン・オフ信号
を伝達するゲートG1及びトランジスタT7と、イ
ンターフエース２１にデジタル制御回路部１１よ
り送られてくるロジツク信号を伝達するためのゲ
ートG2とで構成されている。まず、デジタル制
御回路部１１からインターフエース２１に対する
電源オン信号が送られてくると、ゲートG1の出
力がトランジスタT7をオフにし、トランジスタ
T1，T2のカレントミラー回路がトランジスタT5
に定電流源２０の電流I1と同一電流I1を流し、さ
らにトランジスタT5，T6のカレントミラー回路
およびトランジスタT3，T4のカレントミラー回
路によりインターフエース２１に上記と同一の電
流I1を供給し、該インターフエース２１をオン動
作させる。このインターフエース２１をオフさせ
る場合には、ロジツク信号がゲートG2を介して
インターフエース２１を不動作状態とし、電源オ
フ信号入力によりトランジスタT7をオンさせ、
トランジスタT5，T6に対する電流供給を停止さ
せることによつてインターフエース２１への電流
供給をカツトする。
第３図は第１図の回路電源について第２図とは
異なる具体例を示しており、トランジスタT1，
T9によりカレントミラー回路を形成し、この回
路の１次側をゲートG3およびトランジスタT8に
より制御し、トランジスタT9を介してインター
フエース２１に供給される電流をを接断制御する
ようにしている。すなわち、いまたとえばインタ
ーフエース２１をゲートG2出力によりオフさせ
ると同時にゲートG3出力によりトランジスタT8
をオン動作させれば、カレントミラー回路を構成
するトランジスタT9がオフ状態なり、インター
フエース２１へ電流供給が停止される。
異なる具体例を示しており、トランジスタT1，
T9によりカレントミラー回路を形成し、この回
路の１次側をゲートG3およびトランジスタT8に
より制御し、トランジスタT9を介してインター
フエース２１に供給される電流をを接断制御する
ようにしている。すなわち、いまたとえばインタ
ーフエース２１をゲートG2出力によりオフさせ
ると同時にゲートG3出力によりトランジスタT8
をオン動作させれば、カレントミラー回路を構成
するトランジスタT9がオフ状態なり、インター
フエース２１へ電流供給が停止される。
第４図は本発明の他の実施例に係る半導体集積
回路を示している。この回路では、アナログ回路
用の電源回路２２を共通に使用し、この電源回路
２２と各入力インターフエース１５1〜１５o、出
力インターフエース１７1〜１７nおよびアナログ
演算部１２、インターフエース１３との間をそれ
ぞれ断続するスイツチ２３1〜２３o，２４1〜２
４n，２５、バスライン１９を設けている。そし
て、使用するインターフエースに対応するスイツ
チにのみデジタル制御回路部１１よりバスライン
１９を介して電源オン信号を供給してそのスイツ
チをオンさせ、使用しないインターフエースに対
応するスイツチに対してはデジタル制御回路１１
よりバスライン１９を介して電源オフ信号を供給
してそのスイツチをオフ状態にする。これによつ
て、集積回路の全平均電流および平均消費電力を
大幅に低減させるものである。
回路を示している。この回路では、アナログ回路
用の電源回路２２を共通に使用し、この電源回路
２２と各入力インターフエース１５1〜１５o、出
力インターフエース１７1〜１７nおよびアナログ
演算部１２、インターフエース１３との間をそれ
ぞれ断続するスイツチ２３1〜２３o，２４1〜２
４n，２５、バスライン１９を設けている。そし
て、使用するインターフエースに対応するスイツ
チにのみデジタル制御回路部１１よりバスライン
１９を介して電源オン信号を供給してそのスイツ
チをオンさせ、使用しないインターフエースに対
応するスイツチに対してはデジタル制御回路１１
よりバスライン１９を介して電源オフ信号を供給
してそのスイツチをオフ状態にする。これによつ
て、集積回路の全平均電流および平均消費電力を
大幅に低減させるものである。
発明の効果
上述したように本発明の半導体集積回路によれ
ば、アナログ回路がオフの時にはその消費電力を
略零とし、低消費電力化を達成できる。また、こ
の低消費電力化によつて回路の発熱が抑制される
事により回路の高集積が可能となる。これはアナ
ログ回路の規模が大きくなるほど有効となる。
ば、アナログ回路がオフの時にはその消費電力を
略零とし、低消費電力化を達成できる。また、こ
の低消費電力化によつて回路の発熱が抑制される
事により回路の高集積が可能となる。これはアナ
ログ回路の規模が大きくなるほど有効となる。
第１図は本発明の一実施例に係る半導体集積回
路の構成図、第２図および第３図はそれぞれ第１
図の回路電源の具体的回路構成図、第４図は本発
明の他の実施例に係る半導体集積回路の構成図で
ある。 １１……デジタル制御回路部、１２……アナロ
グ演算部、１３，２１，２６……インターフエー
ス、１４……回路電源、１５……入力インターフ
エース、１６……入力回路電源、１７……出力イ
ンターフエース、１８……出力回路電源、１９…
…制御用バスライン、２０……定電流源、２２…
…電源回路、２３，３４，２５……スイツチ、２
７……スイツチ群、G1〜G4……ゲート、T1〜
T11……トランジスタ、In……入力端子、OUT…
…出力端子。
路の構成図、第２図および第３図はそれぞれ第１
図の回路電源の具体的回路構成図、第４図は本発
明の他の実施例に係る半導体集積回路の構成図で
ある。 １１……デジタル制御回路部、１２……アナロ
グ演算部、１３，２１，２６……インターフエー
ス、１４……回路電源、１５……入力インターフ
エース、１６……入力回路電源、１７……出力イ
ンターフエース、１８……出力回路電源、１９…
…制御用バスライン、２０……定電流源、２２…
…電源回路、２３，３４，２５……スイツチ、２
７……スイツチ群、G1〜G4……ゲート、T1〜
T11……トランジスタ、In……入力端子、OUT…
…出力端子。
Claims (1)
- １ 複数のアナログ回路とデジタル回路とが混在
して形成される半導体集積回路において、定電流
源と、１次側に前記定電流源からの電源電流が供
給され２次側が前記アナログ回路に接続されてい
るカレントミラー回路と、このカレントミラー回
路の１次側に流れる電流を前記デジタル回路から
の出力信号に応じて遮断制御する電流制御手段と
を具備し、各シーケンス動作毎に不動作のアナロ
グ回路への電源電流の供給を停止し得るようにし
てなることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006251A JPS58123161A (ja) | 1982-01-19 | 1982-01-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006251A JPS58123161A (ja) | 1982-01-19 | 1982-01-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58123161A JPS58123161A (ja) | 1983-07-22 |
| JPH0115912B2 true JPH0115912B2 (ja) | 1989-03-22 |
Family
ID=11633263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57006251A Granted JPS58123161A (ja) | 1982-01-19 | 1982-01-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123161A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4409665A (en) * | 1979-12-26 | 1983-10-11 | Texas Instruments Incorporated | Turn-off-processor between keystrokes |
-
1982
- 1982-01-19 JP JP57006251A patent/JPS58123161A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58123161A (ja) | 1983-07-22 |
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