JPH0126106B2 - - Google Patents
Info
- Publication number
- JPH0126106B2 JPH0126106B2 JP27276484A JP27276484A JPH0126106B2 JP H0126106 B2 JPH0126106 B2 JP H0126106B2 JP 27276484 A JP27276484 A JP 27276484A JP 27276484 A JP27276484 A JP 27276484A JP H0126106 B2 JPH0126106 B2 JP H0126106B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- time
- level
- permission
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、割込制御方式に関し、更に詳細に
は共通バスにより接続される中央処理装置と複数
の入出力制御装置間における割込制御方式に関す
る。Detailed Description of the Invention (Field of Industrial Application) The present invention relates to an interrupt control method, and more specifically, an interrupt control method between a central processing unit and a plurality of input/output control devices connected by a common bus. Regarding.
（従来の技術）
従来の中央処理装置（以下、CPUと略す）と
入出力制御装置（以下、CHと略す）間における
割込制御方式においては、複数の割込レベルごと
に独立した複数の割込信号線により、各CHから
CPUへ割込を送出し、CPUは割込処理可能とな
りその時点で、処理可能な割込レベルに対応した
割込が発生し続けていることにより割込許可及び
割込許可レベルを各CHへ送出する。各CHは、
例えばデイジーチエイン等の方法で、１台のCH
が選択され、以後そのCHとCPU間においてチエ
ネルステータスワード等の割込情報が転送される
ものであつた。(Prior Art) In the conventional interrupt control method between a central processing unit (hereinafter abbreviated as CPU) and an input/output control unit (hereinafter abbreviated as CH), multiple independent interrupts are performed for each of multiple interrupt levels. from each CH using the included signal line.
An interrupt is sent to the CPU, and the CPU becomes able to process the interrupt.At that point, interrupts corresponding to the interrupt level that can be processed continue to occur, and the interrupt permission level is changed to each CH. Send. Each CH is
For example, by using a method such as daisy chain, one CH
was selected, and thereafter interrupt information such as channel status words was transferred between that CH and the CPU.
（発明が解決しようとする問題点）
しかしながら、上記方式において割込レベルの
数だけ割込信号線が必要となり、負荷分散型マル
チプロセツサ等の複数の割込系を有する装置にお
いてはその信号線の増大は大きな問題点であつ
た。また、信号線を減少する目的で、割込信号線
を１本の割込レベルごとに時分割されたシリアル
信号線とする方式も考えられるが、この方式では
CHにおけるパラレル−シリアル変換、及びCPU
におけるシリアル−パラレル変換による時間のず
れにより、CHの状態とCPUの状態にて差異が生
じる。例えばCHの割込の取消とCPUの割込許可
の送出のすれ違いが発生し、CHは割込を取消し
たのにかかわらず、CPUはCHからの割込情報を
待つという状態となり、本来のCPUの処理が阻
害されるという問題点があつた。(Problem to be Solved by the Invention) However, in the above method, the number of interrupt signal lines equal to the number of interrupt levels is required. The increase was a major problem. In addition, in order to reduce the number of signal lines, a method can be considered in which the interrupt signal line is a serial signal line that is time-divided for each interrupt level, but this method does not
Parallel-serial conversion in CH and CPU
Due to the time lag caused by serial-parallel conversion, a difference occurs between the CH state and the CPU state. For example, if a misunderstanding occurs between the cancellation of a CH interrupt and the sending of an interrupt permission by the CPU, the CPU will be in a state of waiting for interrupt information from the CH, even though the CH has canceled the interrupt, and the original CPU There was a problem that the processing was inhibited.
この発明は、以上述べた従来技術における割込
レベルの数だけ割込信号線が必要であるという問
題点を除去し、少ない信号線にて、なおかつ本来
のCPUの処理能力に影響を与えない割込制御方
式を提供することを目的とする。 This invention eliminates the problem of requiring interrupt signal lines equal to the number of interrupt levels in the prior art described above, and enables the use of a small number of signal lines without affecting the original processing capacity of the CPU. The purpose is to provide an integrated control method.
（問題点を解決するための手段）
この発明は前記問題点を解決するための共通バ
スにより接続される中央処理装置と複数の入出力
制御装置間における割込制御方式において、中央
処理装置と入出力制御装置は各々下記のごとく構
成される。(Means for Solving the Problems) The present invention provides an interrupt control method between a central processing unit and a plurality of input/output control devices connected by a common bus to solve the above-mentioned problems. Each output control device is configured as follows.
入出力制御装置は複数の割込レベルの割込信号
を各割込レベルごとに時分割して各入出力制御装
置によりワイヤードオア接続されている１本の割
込信号線に送出する手段と、割込許可信号線によ
り中央処理装置からの割込許可を受信すると、割
込の有無にかかわらず、各割込レベルごとに時分
割された割込信号の送出を一時中断し、所定時間
割込許可レベル線で示された割込許可レベルに対
応する割込の値を送出後時分割された割込信号の
送出を再開する手段とを具備する。 The input/output control device includes means for time-sharing interrupt signals of a plurality of interrupt levels for each interrupt level and sending them to one interrupt signal line connected by wire-OR by each input/output control device; When an interrupt permission is received from the central processing unit via the interrupt permission signal line, the transmission of time-divided interrupt signals for each interrupt level is temporarily suspended and the interrupt is permitted for a predetermined period of time, regardless of whether there is an interrupt or not. and means for restarting the transmission of the time-divided interrupt signal after transmitting the interrupt value corresponding to the interrupt permission level indicated by the level line.
中央処理装置は１本の割込信号により入出力制
御装置からの割込信号を受信しかつパラレル変換
を行ない各割込レベルごとの割込の発生を検出す
る手段と、割込処理可能状態における割込許可及
び割込許可レベルを各々１本の割込許可信号線と
複数本のエンコードされた割込許可レベル線に送
出する手段と、割込許可の送出時に割込許可レベ
ルに対応する割込の値により割込許可に対応する
割込の有無を確認する手段とを具備する。 The central processing unit receives an interrupt signal from the input/output control device using one interrupt signal, performs parallel conversion, and detects the occurrence of an interrupt for each interrupt level, and a means for detecting the occurrence of an interrupt for each interrupt level. means for sending an interrupt permission and an interrupt permission level to one interrupt permission signal line and a plurality of encoded interrupt permission level lines, respectively; and means for checking the presence or absence of an interrupt corresponding to the interrupt permission based on the value of the interrupt.
（作用）
この発明は以上のような構成にして、次のよう
に動作する。入出力制御装置は割込レベルごとに
時分割された時分割割込信号を送出する。中央処
理装置は受信した時分割割込信号より割込の発生
を検出した後割込処理可能状態となると割込許可
と割込許可レベルを送出する。そして、入出力制
御装置では割込許可を受信すると、割込の有無に
かかわらず時分割割込信号の送出を中断して割込
許可レベルに対応する割込の値を所定時間送出し
た後時分割割込信号の送出を再開する。中央処理
装置は割込許可の送出時に前記割込許可レベルに
対応する割込の値を受信することにより割込許可
に対応する割込の有無を確認する。したがつて、
この発明は少ない信号線で、かつ中央処理装置と
入出力制御装置の間で発生する時間のずれによる
信号のすれ違いを除去して中央処理装置の処理能
力に影響を与えない割込制御方式を提供できる。(Operation) The present invention has the above configuration and operates as follows. The input/output control device sends time-divided interrupt signals for each interrupt level. The central processing unit detects the occurrence of an interrupt from the received time-division interrupt signal, and when it becomes ready for interrupt processing, transmits an interrupt permission and an interrupt permission level. When the input/output control device receives an interrupt permission, it interrupts sending the time-sharing interrupt signal regardless of whether or not there is an interrupt, and sends the interrupt value corresponding to the interrupt permission level for a predetermined period of time. Resume sending the split interrupt signal. The central processing unit checks whether there is an interrupt corresponding to the interrupt permission by receiving an interrupt value corresponding to the interrupt permission level when sending the interrupt permission. Therefore,
The present invention provides an interrupt control method that uses fewer signal lines and eliminates signal misunderstandings caused by time differences between the central processing unit and the input/output control unit, and does not affect the processing capacity of the central processing unit. can.
（実施例）
以下、図面を参照してこの発明の一実施例を詳
細に説明する。(Embodiment) Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
第１図は、この発明の一実施例を示す構成図で
ある。同図において、１はCPU、２ａ，２ｂ，
２ｃはCH、３は共通バス、４は割込信号線（以
下、INTと略す）、５ａ，５ｂ，５ｃは割込許可
信号線（以下、IAOと略す）、６は割込許可レベ
ル線（以下、IALと略す）である。CH２ａ、CH
２ｃ、CH２ｃはそれぞれ８種の割込レベルを持
ち、CPU１とCH２ａ…CH２ｂ…CH２ｃは共通
バス３、割込レベルごとに時分割されたINT４、
CPU１からCH２ａ、CH２ｂ、CH２ｃへとデイ
ジーチエイン接続されたIAO５ａ，５ｂ，５ｃ、
及び３本のエレコードされたIAL６により接続さ
れている。 FIG. 1 is a block diagram showing an embodiment of the present invention. In the same figure, 1 is the CPU, 2a, 2b,
2c is a CH, 3 is a common bus, 4 is an interrupt signal line (hereinafter abbreviated as INT), 5a, 5b, 5c are interrupt enable signal lines (hereinafter abbreviated as IAO), and 6 is an interrupt enable level line (hereinafter abbreviated as IAO). (hereinafter abbreviated as IAL). CH2a, CH
2c and CH2c each have eight types of interrupt levels, and CPU1 and CH2a...CH2b...CH2c have a common bus 3, INT4 time-divided for each interrupt level,
IAO5a, 5b, 5c connected in daisy chain from CPU1 to CH2a, CH2b, CH2c,
and are connected by three electronically recorded IAL6s.
第２図は、第１図でのCPU１の構成を示すブ
ロツクである。シリアルパラレル変換器（SPCと
略す）１２はINT４及びタイミング発生器（以
下、CTと略す）１３が接続され時分割された割
込信号をパラレルデータに変換するものであり、
その出力は個別割込線IPT0１４ａ…IPT3１４ｂ
…IPT7１４ｃとして制御部１１へ接続されてい
る。割込許可レジスタ（以下、IAORと略す）１
５及び割込許可レベルレジスタ（以下、IALRと
略す）１６は制御部１１より書き込み可能であ
り、それぞれIAO５ａ及びIAL６へ接続されてい
る。尚、IAOR１５は値‘1'を書込むことによ
り、１クロツクサイクルのみ‘1'が出力される様
構成されている。AND回路１７はIAOR１５と
INT４の否定が接続され、その出力は割込取消
通知線（以下、ICANと略す）１８として制御部
１１へ接続されている。 FIG. 2 is a block diagram showing the configuration of the CPU 1 in FIG. A serial parallel converter (abbreviated as SPC) 12 is connected to an INT4 and a timing generator (hereinafter abbreviated as CT) 13, and converts a time-divided interrupt signal into parallel data.
Its output is the individual interrupt line IPT 0 14a...IPT 3 14b
...Connected to the control unit 11 as IPT 7 14c. Interrupt permission register (hereinafter abbreviated as IAOR) 1
5 and an interrupt permission level register (hereinafter abbreviated as IALR) 16 are writable by the control unit 11, and are connected to the IAO 5a and IAL6, respectively. The IAOR 15 is configured so that by writing the value '1', '1' is output for only one clock cycle. AND circuit 17 and IAOR15
The negative terminal of INT4 is connected, and its output is connected to the control unit 11 as an interrupt cancellation notification line (hereinafter abbreviated as ICAN) 18.
第３図は第１図に示したCH２ａの構成を示す
ブロツク図である。割込レジスタ（以下、INTR
と略す）２２及び割込レベルレジスタ（以下、
INTLRと略す）２３は制御部２１より書込可能
である。タイミング発生器（以下、CTと略す）
２４は、第２図にて示したCT１３と同一タイミ
ングにて動作するものである。パラレル−シリア
ル変換器（以下、PSCと略す）２５はINTR２
２、INTLR２３、及びCT２４が接続され、割
込レベルごとに時分割された割込信号を生成する
ものである。比較器２６は、INTR２２、
INTLR２３、IAL６が接続され割込許可レベル
に対応した割込の値を出力するものである。セレ
クタ２７はPSC２５、比較器２６及びIAO５ａが
接続され、IAO５ａの値が‘0'の時は時分割割込
信号を、IAO５ａの値が‘1'の時は割込許可レベ
ルに対応する割込の値を出力する様選択するもの
であり、オープンコレクタ素子（以下、OCと略
す）２８によりINT４へワイヤードオア接続さ
れている。 FIG. 3 is a block diagram showing the configuration of CH2a shown in FIG. 1. Interrupt register (hereinafter referred to as INTR)
) 22 and interrupt level register (hereinafter referred to as
(abbreviated as INTLR) 23 can be written to by the control unit 21. Timing generator (hereinafter abbreviated as CT)
24 operates at the same timing as the CT 13 shown in FIG. Parallel-serial converter (hereinafter abbreviated as PSC) 25 is INTR2
2, INTLR 23, and CT 24 are connected to generate time-divided interrupt signals for each interrupt level. The comparator 26 includes INTR22,
INTLR23 and IAL6 are connected to output the interrupt value corresponding to the interrupt permission level. The selector 27 is connected to the PSC 25, the comparator 26, and the IAO5a, and when the value of IAO5a is '0', it outputs a time division interrupt signal, and when the value of IAO5a is '1', it outputs an interrupt corresponding to the interrupt permission level. It is selected to output the value of , and is wired-OR connected to INT4 by an open collector element (hereinafter abbreviated as OC) 28.
AND回路２９はセレクタ２７とIAO５ａが接
続され、その出力は割込許可通知線（以下、
IACKと略す）３０として制御部２１へ接続され
ている。AND回路３１はIAO５ａとセレクタ２
７の否定が接続され、次にデイジーチエイン接続
されているCH２ｂに対してIAO５ｂを送出する
ものである。 The selector 27 and IAO5a are connected to the AND circuit 29, and its output is an interrupt permission notification line (hereinafter referred to as
(abbreviated as IACK) 30 is connected to the control unit 21. AND circuit 31 is IAO5a and selector 2
7 is connected, and then IAO5b is sent to CH2b which is connected in a daisy chain.
次に、本実施例の動作について説明する。ただ
し、CH２ａが割込レベル‘3'の割込を発生する
場合を示す。制御部２１は割込原因が発生すると
INTR２２及びINTLR２３にそれぞれ値‘1'及
び‘3'を書込む。これらの割込信号はPSC２５に
よりCT２４のタイミングに従つて時分割されセ
レクタ２７、OC２８を経由し、INT４へワイア
ードオアされる。第４図にINT４のタイムチヤ
ートを示す。この場合少くとも割込レベル‘3'の
タイミングにて値‘0'（論理１）が送出されてい
る。 Next, the operation of this embodiment will be explained. However, the case where CH2a generates an interrupt of interrupt level '3' is shown. When the cause of the interrupt occurs, the control unit 21
Write the values '1' and '3' to INTR22 and INTLR23, respectively. These interrupt signals are time-divided by the PSC 25 according to the timing of the CT 24, passed through the selector 27 and the OC 28, and wired-ORed to the INT4. Figure 4 shows the time chart of INT4. In this case, the value '0' (logical 1) is sent out at least at the timing of the interrupt level '3'.
CPU１はINT４の時分割された割込信号を
SPC１２によりCT１３のタイミングに従つてパ
ラレル変換を行ない、割込レベル‘3'の割込は
IPT3１４ｂにより制御部１１へ通知される。制
御部１１は割込レベル‘3'に対して割込処理可能
となると、IAOR１５及びIALR１６に対してそ
れぞれ値‘1'及び値‘3'を書込む。ここで、第５
図は本実施例の動作を示すタイムチヤートであ
る。同図からわかるように、CPU１はIAO５ａ
に１クロツクサイクルの割込許可を送出し、IAL
６に割込許可レベルを送出する。そして、CH２
ａはIAO５ａより割込許可を受信すると、時分割
割込信号の送出を一時止めIAL６にて示される割
込許可レベルに対応した割込信号を比較器２６、
セレクタ２７及びOC２８を介してINT４へ送出
する。この時CH２ａにおいて割込レベル‘3'が
依然として割込保留中であれば、第５図に示すよ
うにINT４に値‘0'（論理１）が送出されるとと
もに、AND回路２９によりIACK３０を介して
制御部２１へ割込許可を通知する。また、CH２
ａはAND回路３１によりIAO５ｂを介してCH２
ａとデイジーチエイン接続されているCH２ｂに
対して割込信号の送出を抑止する。一方、CPU
１ではINT４から割込許可レベルの割込の値つ
まり割込レベル‘3'の値‘0'（論理１）を受信す
ることによりCH２ａが依然割込保留中であるこ
とを確認する。 CPU1 receives the time-divided interrupt signal of INT4.
Parallel conversion is performed by SPC12 according to the timing of CT13, and interrupts with interrupt level '3' are
The control unit 11 is notified by the IPT 3 14b. When the control unit 11 becomes capable of processing an interrupt for the interrupt level '3', it writes a value '1' and a value '3' to the IAOR 15 and IALR 16, respectively. Here, the fifth
The figure is a time chart showing the operation of this embodiment. As you can see from the figure, CPU1 is IAO5a
Sends interrupt permission for one clock cycle to IAL
The interrupt permission level is sent to 6. And CH2
When a receives the interrupt permission from the IAO 5a, it temporarily stops sending out the time-sharing interrupt signal and sends an interrupt signal corresponding to the interrupt permission level indicated by the IAL6 to the comparator 26,
It is sent to INT4 via selector 27 and OC28. At this time, if the interrupt level '3' is still pending in CH2a, the value '0' (logic 1) is sent to INT4 as shown in FIG. The interrupt permission is notified to the control unit 21. Also, CH2
a is CH2 via IAO5b by AND circuit 31
Suppressing the transmission of an interrupt signal to CH2b connected to CH2b in daisy chain with A. On the other hand, CPU
1, it is confirmed that CH2a is still pending an interrupt by receiving from INT4 the value of the interrupt at the interrupt permission level, that is, the value '0' (logic 1) at the interrupt level '3'.
次に、CH２ａが割込を取消した時の動作を説
明する。 Next, the operation when CH2a cancels the interrupt will be explained.
CH２ａは割込の取消を行なう場合、INTR２
２に値‘0'書込む。そして、CH２ａはIAO５ａ
にて割込許可を受信すると、IAL６にて示された
割込許可レベルの値‘1'（論理０）が、比較器２
６、セレクタ２７及びOC２８を介してINT４へ
送出される。また、CH２ａはAND回路により
割込許可信号がIAO５ｂを介してCH２ａとデイ
ジーチエイン接続されているCH２ｂへ送出され
る。この様にして全てのCHにて割込許可レベル
に対応する割込が保留されていない時INT４は
値‘1'（論理０）となり、CPU１はAND回路１７
の出力が強制的に値‘0'（論理１）となることに
より割込の取消を検出してICAN１８を介して制
御部１１へ通知する。この動作により制御部１１
は割込情報の転送のタイムアウトを検出すること
なく、ただちに処理へ復帰することが可能とな
る。 CH2a is INTR2 when canceling an interrupt.
Write the value '0' to 2. And CH2a is IAO5a
When the interrupt permission is received at the comparator 2, the interrupt permission level value '1' (logical 0) indicated at the IAL6 is
6, sent to INT4 via selector 27 and OC28. Further, the AND circuit of CH2a sends an interrupt permission signal to CH2b connected to CH2a in a daisy chain via IAO5b. In this way, when no interrupt corresponding to the interrupt permission level is pending in any CH, INT4 takes the value '1' (logic 0), and CPU1 outputs the AND circuit 17.
When the output of is forcibly set to the value '0' (logical 1), cancellation of the interrupt is detected and notified to the control unit 11 via the ICAN 18. This operation causes the control unit 11
It is possible to immediately return to processing without detecting a timeout in transferring interrupt information.
（発明の効果）
以上詳細に説明したように、本発明によれば、
時分割割込信号による割込制御方式において、中
央処理装置は割込許可送出時に、割込許可レベル
に対応する割込の有無を入出力制御装置からの時
分割割込信号の伝達を待つことなく、その時点で
確認できることにより、時分割に伴う送信側状態
と受信側状態の時間差を意識することが不要とな
り、少ない信号線で、なおかつ本来の中央処理装
置の処理能力に対して影響を与えない割込制御方
式が実現可能である。(Effects of the Invention) As explained in detail above, according to the present invention,
In an interrupt control method using time-shared interrupt signals, the central processing unit waits for transmission of the time-shared interrupt signal from the input/output control device to check whether there is an interrupt corresponding to the interrupt permission level when sending an interrupt permission. By being able to check the information at that point in time, there is no need to be aware of the time difference between the transmitting side state and the receiving side state due to time division. It is possible to realize an interrupt control method that does not require
第１図はこの発明の一実施例を示す構成図、第
２図は第１図でのCPUの構成を示すブロツク図、
第３図は第１図でのCHの構成を示すブロツク
図、第４図はCHにおけるINTの動作状態を示す
タイムチヤート、第５図は本実施例の動作を示す
タイムチヤートである。
１……中央処理装置（CPU）、２ａ，２ｂ，２
ｃ……入出力制御装置（CH）、３……共通バス、
４……割込信号線（INT）、５ａ，５ｂ，５ｃ…
…割込許可信号線（IAO）、６……割込許可レベ
ル線（IAL）、１１，１２……制御部、１２……
シリアル−パラレル変換器（SPC）、１３，２４
……タイミング発生器（CT）、１４ａ，１４ｂ，
１４ｃ……個別割込線、１５……割込許可レジス
タ（IAOR）、１６……割込許可レベルレジスタ
（IALR）、１７，２９，３１……AND回路、１
８……割込取消通知線（ICAN）、２２……割込
レジスタ（INTR）、２３……割込レベルレジス
タ（INTLR）、２５……パラレル−シリアル変
換器（PSC）、２６……比較器、２７……セレク
タ、２８……オープンコレクタ素子、３０……割
込許可通知線（IACK）。
FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing the configuration of the CPU in FIG. 1,
FIG. 3 is a block diagram showing the configuration of CH in FIG. 1, FIG. 4 is a time chart showing the operating state of INT in CH, and FIG. 5 is a time chart showing the operation of this embodiment. 1...Central processing unit (CPU), 2a, 2b, 2
c...Input/output control device (CH), 3...Common bus,
4...Interrupt signal line (INT), 5a, 5b, 5c...
...Interrupt permission signal line (IAO), 6...Interrupt permission level line (IAL), 11, 12...Control unit, 12...
Serial-to-parallel converter (SPC), 13, 24
...Timing generator (CT), 14a, 14b,
14c...Individual interrupt line, 15...Interrupt permission register (IAOR), 16...Interrupt permission level register (IALR), 17, 29, 31...AND circuit, 1
8... Interrupt cancellation notification line (ICAN), 22... Interrupt register (INTR), 23... Interrupt level register (INTLR), 25... Parallel-serial converter (PSC), 26... Comparator , 27...Selector, 28...Open collector element, 30...Interrupt permission notification line (IACK).
Claims (1)
数の入出力制御装置間における割込制御方式にお
いて、各入出力制御装置間は割込レベルごとに時
分割された時分割割込信号を前記中央処理装置に
送出し、前記中央処理装置は前記時分割割込信号
よりの割込の発生を検出した後割込処理可能状態
となると割込許可と割込許可レベルを前記入出力
制御装置に送出し、前記入出力制御装置では前記
割込許可を受信すると割込の有無にかかわらず前
記時分割割込信号の送出を中断して前記割込許可
レベルに対応する割込の値を所定時間送出した後
前記時分割割込信号の送出を再開し、前記中央処
理装置は前記割込許可の送出時に前記割込許可レ
ベルに対応する割込の値を受信することにより前
記割込許可に対応する割込の有無を確認すること
を特徴とする割込制御方式。1. In an interrupt control method between a central processing unit and a plurality of input/output control devices connected by a common bus, each input/output control device transmits time-divided interrupt signals for each interrupt level to the central processing unit. After detecting the occurrence of an interrupt from the time-sharing interrupt signal, the central processing unit sends an interrupt permission and an interrupt permission level to the input/output control device when it becomes ready for interrupt processing. , upon receiving the interrupt permission, the input/output control device interrupts sending of the time-sharing interrupt signal regardless of whether or not there is an interrupt, and sends an interrupt value corresponding to the interrupt permission level for a predetermined period of time. After that, the sending of the time-sharing interrupt signal is resumed, and the central processing unit receives the interrupt value corresponding to the interrupt permission level when sending the interrupt permission, thereby generating the interrupt corresponding to the interrupt permission. An interrupt control method characterized by checking the presence or absence of an interrupt.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27276484A JPS61151766A (en) | 1984-12-26 | 1984-12-26 | Interruption control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27276484A JPS61151766A (en) | 1984-12-26 | 1984-12-26 | Interruption control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61151766A JPS61151766A (en) | 1986-07-10 |
| JPH0126106B2 true JPH0126106B2 (en) | 1989-05-22 |
Family
ID=17518414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27276484A Granted JPS61151766A (en) | 1984-12-26 | 1984-12-26 | Interruption control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61151766A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2638736B2 (en) * | 1993-09-08 | 1997-08-06 | シーケーディ株式会社 | Wiring and piping unit |
-
1984
- 1984-12-26 JP JP27276484A patent/JPS61151766A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61151766A (en) | 1986-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4420806A (en) | Interrupt coupling and monitoring system | |
| AU615688B2 (en) | State machine checker | |
| EP0301501A3 (en) | Fault tolerant digital data processor with improved bus protocol | |
| AU6126094A (en) | Method and apparatus for data transfer and storage in a highly parallel computer network environment | |
| JPH0126106B2 (en) | ||
| JPS6052458B2 (en) | Duplicated computer control system | |
| EP0344999A3 (en) | Data transmission system | |
| US5398233A (en) | Method of resetting coupled modules and system using the method | |
| JPS63146539A (en) | Data transmission equipment | |
| JPS61117650A (en) | Bus control system | |
| JP2667285B2 (en) | Interrupt control device | |
| JP2870837B2 (en) | Arbitration circuit of central processing unit | |
| JPS61184645A (en) | Interruption control system | |
| JPS6143747B2 (en) | ||
| JPH0281151A (en) | Serial data transfer system | |
| JPS63149748A (en) | Storage device | |
| JPS55134426A (en) | Input/output control system | |
| JPS61213958A (en) | Data transmission system between cpus | |
| JPS589618B2 (en) | Data transmission method | |
| JPH0227405A (en) | Programmable controller | |
| JPH03125540A (en) | Transfer system for data having medium and small capacities | |
| JPS61213960A (en) | Data transmission system between cpus | |
| JPS59223871A (en) | Data transfer system | |
| JPH04102955A (en) | Interruption controller | |
| JPH03263251A (en) | Data transmission system for computer system |