JPH0127572B2 - - Google Patents
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- JPH0127572B2 JPH0127572B2 JP53104353A JP10435378A JPH0127572B2 JP H0127572 B2 JPH0127572 B2 JP H0127572B2 JP 53104353 A JP53104353 A JP 53104353A JP 10435378 A JP10435378 A JP 10435378A JP H0127572 B2 JPH0127572 B2 JP H0127572B2
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- conductive layer
- substrate
- electrical wiring
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Description
【発明の詳細な説明】
本発明は、基板上の導電層を、エツチング液を
用いたケミカルエツチングにより、電気配線を形
成する方法及びその装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method and apparatus for forming electrical wiring on a conductive layer on a substrate by chemical etching using an etching solution.
電気配線を形成するに際し、基板に付着された
導電層をエツチング液を用いて化学的にエツチン
グして、選択的に除去する方法が用いられている
が、これらエツチングのプロセスでその進行状態
を監視する適当な方法がなく、従来は目視と経験
により管理されてきた。 When forming electrical wiring, a method is used in which the conductive layer attached to the substrate is chemically etched using an etching solution and selectively removed, but the progress of this etching process is monitored. There is no suitable method to do this, and conventionally management has been based on visual inspection and experience.
温度制御および時間管理を厳密に行えば、従来
の目視と経験による方法でもエツチングを遂行す
ることは可能である。しかしながら、回路素子の
集積度が上がるに伴い電気配線の集積度も上が
り、基板上の配線は細く、かつ間隔は極度に狭く
なり、パターンは一層複雑、かつ高精度が要求さ
れるようになり、従来の方法では熟練者であつて
も人によるバラツキがでて、オーバエツチになつ
たり、エツチング不足が発生したりするなどの欠
陥がある。 Etching can also be accomplished by conventional visual and empirical methods if temperature and time control are strictly performed. However, as the degree of integration of circuit elements increases, the degree of integration of electrical wiring also increases, the wiring on the board becomes thinner and the spacing becomes extremely narrow, and patterns become more complex and require higher precision. Conventional methods have drawbacks such as variations in etching from person to person, even if the person is an expert, resulting in overetching or insufficient etching.
また、導電層のエツチングに電解エツチングが
使用されている。電解エツチングは直流電圧を二
極間に印加して、該二極間に強制的に電流を流
し、該電流によりエツチングを促進する方式であ
る。 Further, electrolytic etching is used for etching the conductive layer. Electrolytic etching is a method in which a DC voltage is applied between two electrodes to force a current to flow between the two electrodes, and the current accelerates etching.
第1図は、電解エツチング槽と電気回路の構成
図である。 FIG. 1 is a block diagram of an electrolytic etching bath and an electric circuit.
1はエツチング槽、2はアルミニユームが蒸着
された基板、3はアルミニユーム線、5は白金
線、4は基板2の上に蒸着されたアルミニユーム
とアルミニユーム線3を接触させ、おさえるため
の樹脂製の保持具、6は抵抗、7は電池、8はり
ん酸を主成分とするエツチング液である。 1 is an etching tank, 2 is a substrate on which aluminum is deposited, 3 is an aluminum wire, 5 is a platinum wire, and 4 is a resin holder for bringing the aluminum deposited on the substrate 2 into contact with the aluminum wire 3 and holding it down. 6 is a resistor, 7 is a battery, and 8 is an etching liquid containing phosphoric acid as a main component.
基板2にアルミニユームを蒸着し、フオトレジ
ストを付加した後、マスクをかけて感光させて現
像処理し、エツチング液8を用いてレジストのつ
いていない部分のアルミニユームを、選択的に除
去する。 After aluminum is deposited on the substrate 2 and a photoresist is applied thereto, a mask is applied, the substrate is exposed to light and developed, and an etching solution 8 is used to selectively remove the aluminum in the areas where the resist is not attached.
アルミニユーム線3を保持具4を用いて、基板
2上のアルミニユーム部分と接触させて一方の極
とし、白金線5を他方の極としてエツチング液8
の中に入れて電流を流すと、化学変化を起して基
板2上のアルミニユームのエツチングが促進され
る。 Using the holder 4, the aluminum wire 3 is brought into contact with the aluminum part on the substrate 2 to serve as one pole, and the platinum wire 5 is used as the other pole with the etching solution 8.
When placed in the substrate 2 and a current is applied, a chemical change occurs and the etching of the aluminum on the substrate 2 is promoted.
エツチング液8は濃度85%の燐酸が17体積比、
濃度63%の硝酸が1体積比、水2体積比の組成の
ものを使用する。このエツチング液を使用した
時、温度22℃電流30mAでのエツチング速度は
600Å/分であつた。 Etching solution 8 contains phosphoric acid with a concentration of 85% at a volume ratio of 17.
The composition used is one volume ratio of nitric acid with a concentration of 63% and two volume ratios of water. When using this etching solution, the etching speed at a temperature of 22°C and a current of 30mA is
It was 600 Å/min.
第2図は、基板2をエツチング液8につけ、エ
ツチングした時の電流値の時間的変化を示す図で
ある。 FIG. 2 is a diagram showing the temporal change in current value when the substrate 2 is immersed in the etching solution 8 and etched.
電流は露出されているアルミニユームの面積に
依存するから、終点近くではアルミニユームのパ
ターンが次次切断されるので電流値が急激に少く
なり、エツチングの終点真近かであることを認知
することができる。しかし、この時点は終点その
ものではないので、更にエツチングを続ける必要
がある。この延長されたエツチング時間は過去の
データをもとに決定するが、そのためにはエツチ
ング液の厳密な温度管理、エツチング液の混合比
の管理等が必要となるという欠陥がある。 Since the current depends on the area of exposed aluminum, near the end point, the aluminum pattern is cut one after another, so the current value decreases rapidly, and you can tell that you are near the end point of etching. . However, since this point is not the end point itself, it is necessary to continue etching. This extended etching time is determined based on past data, but this method requires strict temperature control of the etching solution, control of the mixing ratio of the etching solution, and the like.
本発明は上記欠陥を除去した新規な発明であつ
て、基板に付着された導電層を選択的に除去する
ケミカルエツチングにおいて、該基板の導電層を
第一の極となし、他の導電物体を第二の極となし
てエツチング液につけ、前記導電層の厚みと、前
記二極間に流れる電流が設定された基準電流値よ
り小さくなるまでの時間とからエツチングレート
を算出し、それに基づいてオーバエツチング時間
を定めるようになつた電気配線の形成方法によつ
て達成される。 The present invention is a novel invention that eliminates the above defects, and in chemical etching that selectively removes a conductive layer attached to a substrate, the conductive layer of the substrate is used as the first pole, and other conductive objects are used as the first pole. The etching rate is calculated from the thickness of the conductive layer and the time required for the current flowing between the two electrodes to become smaller than a set reference current value, and based on the etching rate, the This is accomplished by a method of forming electrical interconnects that has a defined etching time.
更に本発明は基板に付着された導電層を選択的
にケミカルエツチングし、該エツチング状態を認
知する装置を具備する電気配線形成装置におい
て;
該導電層と同種の材質の物体を該基板の導電層
に接触させた一方の極と、前記導電層とは異なる
材質の導電物体からなる他の極と、前記二つの極
をエツチング液につけて該二極間に流れる電流を
測定する手段と、該導電層の初期厚み設定スイツ
チと、エツチング終点判定用基準電流回路と、該
導電層の初期厚みと、該二極間を流れる電流が設
定された基準電流値より小さな値に達する迄の時
間とからエツチングレートを算出し、それに基づ
いてオーバエツチング時間を定める処理装置及び
オーバエツチ膜厚設定スイツチとを具備すること
を特徴とする電気配線形成装置によつて達成され
る。 Furthermore, the present invention provides an electrical wiring forming apparatus that selectively chemically etches a conductive layer attached to a substrate and is equipped with a device for recognizing the etching state; one pole in contact with the conductive layer, the other pole made of a conductive object made of a material different from the conductive layer, means for measuring the current flowing between the two electrodes by immersing the two poles in an etching solution, and the conductive layer. Etching is performed using a layer initial thickness setting switch, a reference current circuit for determining the etching end point, the initial thickness of the conductive layer, and the time required for the current flowing between the two electrodes to reach a value smaller than the set reference current value. This is achieved by an electrical wiring forming apparatus characterized by comprising a processing device that calculates the rate and determines the overetching time based on the rate, and an overetching film thickness setting switch.
本発明方法において所定の電流としては初期電
流I0に対してI0/2以下が好ましい。 In the method of the present invention, the predetermined current is preferably I 0 /2 or less with respect to the initial current I 0 .
本発明の目的は、常に同一のエツチングを実行
することのできる方法を提供し、高品質の電気配
線形成方法を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a method that allows the same etching to be performed at all times, and to provide a method for forming electrical interconnections of high quality.
本発明の更に他の目的は、エツチング液の温度
や混合比による影響が少ない電気配線の形成方法
を提供することである。 Still another object of the present invention is to provide a method for forming electrical wiring that is less affected by the temperature and mixing ratio of the etching solution.
本発明の更に他の目的は、厳密な実験を必要と
しない電気配線の形成方法を提供することであ
る。 Yet another object of the present invention is to provide a method of forming electrical wiring that does not require rigorous experimentation.
以下、本発明を半導体ウエハの電気配線を例に
とり、図面により詳細に説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described in detail below with reference to the drawings, taking an example of electrical wiring on a semiconductor wafer.
第3図は本発明によるエツチング槽と電気回路
の構成図である。 FIG. 3 is a block diagram of an etching bath and an electric circuit according to the present invention.
10は増幅器、11はタイマ、12はウエハの
電気配線用アルミニユーム導電層の初期厚み設定
スイツチ、13は終点真近かを判定する基準電流
設定回路、14は終点真近かを検出してから更に
エツチングを行うオーバエツチ膜厚設定スイツ
チ、15は処理装置、16は表示器およびブザ、
17は起動スイツチである。 10 is an amplifier; 11 is a timer; 12 is a switch for setting the initial thickness of the aluminum conductive layer for electrical wiring on the wafer; 13 is a reference current setting circuit for determining whether the terminal is close to the end point; an overetch film thickness setting switch for performing etching, 15 a processing device, 16 a display and a buzzer;
17 is a start switch.
ウエハ2をエツチング槽1に入れ起動スイツチ
17を押すとタイマ11が動作し時間計測を行
う。電解エツチングによる電流は抵抗6で電圧に
変換して、増幅器10で増幅されて処理装置に入
力され、基準電流設定回路13の値と比較する。
エツチング電流が基準電流設定回路13の値より
小さくなると、処理装置はその時点のタイマ11
の出力Tと、初期厚み設定スイツチ12の出力W
を読み取り、単位時間当りのエツチング量、即ち
エツチングレートW/Tを算出し、続いてオーバ
エツチ膜厚設定スイツチ14の出力W′を読み取
つて、前記エツチングレートで割り算してオーバ
エツチ時間W′/WTを算出する。処理装置はタイマ
11の出力がT+W′/WTになつた時、表示器およ
びブザ16をオンすることによつてエツチングが
完了したことを表示する。 When the wafer 2 is placed in the etching bath 1 and the start switch 17 is pressed, the timer 11 is activated to measure time. The current generated by electrolytic etching is converted into a voltage by a resistor 6, amplified by an amplifier 10, inputted to a processing device, and compared with the value of a reference current setting circuit 13.
When the etching current becomes smaller than the value of the reference current setting circuit 13, the processing device sets the timer 11 at that time.
output T and output W of the initial thickness setting switch 12
, calculate the etching amount per unit time, that is, the etching rate W/T, then read the output W' of the overetch film thickness setting switch 14, and divide it by the etching rate to calculate the overetch time W'/WT. calculate. When the output of the timer 11 reaches T+W'/WT, the processing device turns on the display and buzzer 16 to indicate that etching is complete.
本発明によれば、エツチングレートを各エツチ
ングについて算出するので、エツチング液の混合
比による変動、温度による変動等条件の微妙な変
動を勘案して、エツチングを遂行することが可能
になるので、均質で高品質のエツチングができる
ようになる。 According to the present invention, since the etching rate is calculated for each etching process, it is possible to perform etching by taking into consideration subtle fluctuations in conditions such as fluctuations due to the mixing ratio of etching liquid and fluctuations due to temperature. This enables high-quality etching.
更に、本発明によれば、各種条件による多くの
実験をしなくとも所望のエツチングが可能とな
る。 Furthermore, according to the present invention, desired etching can be achieved without the need for many experiments using various conditions.
上記説明では導電層の初期厚み設定スイツチ1
2とオーバエツチ膜厚設定スイツチ14の二組の
スイツチを備えた場合について述べたが、導電層
の初期厚みWとオーバエツチ膜厚W′は予め判つ
ているのだから、その比W′/Wを設定するスイツチ
一組を備えることによつても、本発明を実現する
ことができることは明らかである。 In the above explanation, the initial thickness setting switch 1 of the conductive layer is
We have described the case in which two sets of switches, 2 and overetch film thickness setting switch 14, are provided, but since the initial thickness W of the conductive layer and the overetch film thickness W' are known in advance, the ratio W'/W can be set. It is clear that the present invention can also be implemented by providing a set of switches.
上記説明では強制的に電流を流してエツチング
を促進する電解エツチングの場合について述べた
が、本発明はこれに限定されるものではなく、電
源を用いないケミカルエツチングにおける終点検
出方式即ち、異なる導電体を電解液に浸潤した時
発生する電池作用による電圧によつて流れる電流
を検出して、エツチング状態を認知する方式にお
いても同様に実現可能であることは明らかであ
る。 In the above explanation, the case of electrolytic etching in which a current is forced to flow to promote etching has been described, but the present invention is not limited to this. It is clear that the same method can be realized in which the etching state is recognized by detecting the current flowing due to the voltage generated by the battery action when the etching material is immersed in the electrolytic solution.
第4図はエツチングされる前の半導体の断面図
であり、第5図はエツチング後の半導体の断面図
である。 FIG. 4 is a sectional view of the semiconductor before etching, and FIG. 5 is a sectional view of the semiconductor after etching.
41は半導体のシリコンウエハ、42は二酸化
硅素等の絶縁膜、43は蒸着されたアルミニユー
ム層、44は電気配線パターンに従つたレジスト
である。 41 is a semiconductor silicon wafer, 42 is an insulating film such as silicon dioxide, 43 is a vapor-deposited aluminum layer, and 44 is a resist that follows an electrical wiring pattern.
アルミニユーム層にアルミニユーム線3を接触
させてエツチングを行うと、第5図のように、レ
ジスト44が付加されていない部分のアルミニユ
ーム層は除去される。このようにレジスト44が
付加されていないアルミニウム層を除去した後、
アルミニウム線4をはずし、レジスト44を通常
工程で除去し、所定パターンの電気配線を得るこ
とができる。 When etching is performed by bringing the aluminum wire 3 into contact with the aluminum layer, the portions of the aluminum layer to which the resist 44 is not applied are removed, as shown in FIG. After removing the aluminum layer to which the resist 44 is not added in this way,
The aluminum wire 4 is removed and the resist 44 is removed in a normal process to obtain electrical wiring in a predetermined pattern.
上記説明では半導体ウエハの電気配線について
述べたが、本発明はこれに限定されるものではな
く、他の電気配線の形成を含む精密エツチングに
も利用できることは言うまでもない。 Although the above description has been made regarding electrical wiring on a semiconductor wafer, the present invention is not limited thereto, and it goes without saying that it can also be used for precision etching including the formation of other electrical wiring.
以上説明したように、本発明によればエツチン
グ液の温度変化、混合比の変化による影響を補正
した精密で高品質で均質なエツチングが可能とな
る。 As explained above, according to the present invention, precise, high-quality, and homogeneous etching can be performed while correcting the effects of changes in the temperature and mixing ratio of the etching solution.
第1図は電解エツチング槽と電気回路の構成
図、第2図は基板2をエツチング液8につけ、エ
ツチングした時の電流値の時間的変化を示す図、
第3図は本発明によるエツチング槽と電気回路の
構成図、第4図はエツチングされる前の半導体の
断面図、第5図はエツチング後の半導体の断面図
である。
1はエツチング槽、2は基板、3はアルミニユ
ーム線、5は白金線、4は保持具、6は抵抗、7
は電池、8はエツチング液、10は増幅器、11
はタイマ、12は初期厚み設定スイツチ、13は
基準電流設定回路、14はオーバエツチ膜厚設定
スイツチ、15は処理装置、16は表示器および
ブザ、17は起動スイツチ、41はシリコンウエ
ハ、42は絶縁膜、43はアルミニユーム層、4
4はレジストである。
FIG. 1 is a block diagram of an electrolytic etching tank and an electric circuit, and FIG. 2 is a diagram showing the temporal change in current value when the substrate 2 is immersed in an etching solution 8 and etched.
FIG. 3 is a block diagram of an etching bath and electric circuit according to the present invention, FIG. 4 is a sectional view of the semiconductor before being etched, and FIG. 5 is a sectional view of the semiconductor after etching. 1 is an etching bath, 2 is a substrate, 3 is an aluminum wire, 5 is a platinum wire, 4 is a holder, 6 is a resistor, 7
is a battery, 8 is an etching liquid, 10 is an amplifier, 11
is a timer, 12 is an initial thickness setting switch, 13 is a reference current setting circuit, 14 is an overetch film thickness setting switch, 15 is a processing device, 16 is a display and a buzzer, 17 is a start switch, 41 is a silicon wafer, and 42 is an insulator. Membrane, 43 is aluminum layer, 4
4 is a resist.
Claims (1)
ケミカルエツチングにおいて、該基板の導電層を
第一の極となし、他の導電物体を第二の極となし
てエツチング液につけ、前記導電層の厚みと、前
記二極間に流れる電流が設定された基準電流値よ
り小さくなるまでの時間とからエツチングレート
を算出し、それに基づいてオーバエツチング時間
を定めるようになした電気配線の形成方法。 2 基板に付着された導電層を選択的にケミカル
エツチングし、該エツチング状態を認知する装置
を具備する電気配線形成装置において; 該導電層と同種の材質の物体を該基板の導電層
に接触させた一方の極と、前記導電層とは異なる
材質の導電物体からなる他の極と、前記二つの極
をエツチング液につけて該二極間に流れる電流を
測定する手段と、該導電層の初期厚み設定スイツ
チと、エツチング終点判定用基準電流回路と、該
導電層の初期厚みと、該二極間を流れる電流が設
定された基準電流値より小さな値に達する迄の時
間とからエツチングレートを算出し、それに基づ
いてオーバエツチング時間を定める処理装置及び
オーバエツチ膜厚設定スイツチとを具備すること
を特徴とする電気配線形成装置。[Claims] 1. In chemical etching for selectively removing a conductive layer attached to a substrate, the conductive layer of the substrate is used as a first pole, and another conductive object is used as a second pole. The etching rate is calculated from the thickness of the conductive layer and the time until the current flowing between the two electrodes becomes smaller than a set reference current value, and the overetching time is determined based on the etching rate. How to form electrical wiring. 2. In an electrical wiring forming apparatus equipped with a device for selectively chemically etching a conductive layer attached to a substrate and recognizing the etching state; bringing an object made of the same type of material as the conductive layer into contact with the conductive layer of the substrate; one pole made of a conductive object made of a material different from that of the conductive layer; a means for measuring the current flowing between the two electrodes by soaking the two poles in an etching solution; The etching rate is calculated from the thickness setting switch, the reference current circuit for determining the etching end point, the initial thickness of the conductive layer, and the time until the current flowing between the two electrodes reaches a value smaller than the set reference current value. What is claimed is: 1. An electrical wiring forming apparatus comprising: a processing device that determines an overetching time based on the overetching time; and an overetching film thickness setting switch.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10435378A JPS5531639A (en) | 1978-08-29 | 1978-08-29 | Forming method for electric wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10435378A JPS5531639A (en) | 1978-08-29 | 1978-08-29 | Forming method for electric wiring |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5531639A JPS5531639A (en) | 1980-03-06 |
| JPH0127572B2 true JPH0127572B2 (en) | 1989-05-30 |
Family
ID=14378507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10435378A Granted JPS5531639A (en) | 1978-08-29 | 1978-08-29 | Forming method for electric wiring |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5531639A (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58141531A (en) * | 1982-02-18 | 1983-08-22 | Toshiba Corp | Semiconductor element metal thin film etching apparatus |
| US4621037A (en) * | 1984-07-09 | 1986-11-04 | Sigma Corporation | Method for detecting endpoint of development |
| JP2509572B2 (en) * | 1985-08-19 | 1996-06-19 | 株式会社東芝 | Pattern forming method and apparatus |
| US6378199B1 (en) | 1994-05-13 | 2002-04-30 | Dai Nippon Printing Co., Ltd. | Multi-layer printed-wiring board process for producing |
| JP5544997B2 (en) * | 2010-04-12 | 2014-07-09 | 富士電機株式会社 | Semiconductor device manufacturing method and semiconductor device manufacturing apparatus. |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5387667A (en) * | 1977-01-12 | 1978-08-02 | Hitachi Ltd | Detecting method for etching end point of non-conductive film |
-
1978
- 1978-08-29 JP JP10435378A patent/JPS5531639A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5531639A (en) | 1980-03-06 |
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