JPH0127596B2 - - Google Patents
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- JPH0127596B2 JPH0127596B2 JP58001900A JP190083A JPH0127596B2 JP H0127596 B2 JPH0127596 B2 JP H0127596B2 JP 58001900 A JP58001900 A JP 58001900A JP 190083 A JP190083 A JP 190083A JP H0127596 B2 JPH0127596 B2 JP H0127596B2
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- sapphire substrate
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- sapphire
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁物基板であるサフアイア上に半導
体を成長させて、その半導体中に素子を組み込
む、所謂SOS（シリコンオンサフアイア）型半導
体装置の製造方法に関するものである。
体を成長させて、その半導体中に素子を組み込
む、所謂SOS（シリコンオンサフアイア）型半導
体装置の製造方法に関するものである。
従来、SOS基板を用いて素子を作成する場合、
サフアイアの構成物質であるアルミニウムのサフ
アイア基板からの拡散が問題となつていた。
サフアイアの構成物質であるアルミニウムのサフ
アイア基板からの拡散が問題となつていた。
即ち単結晶シリコン膜をサフアイア基板上に成
長させた後、そのシリコン内に素子を形成するた
めに、種々の、主に燐、ボロン等の不純物を拡散
する必要が生じる。このシリコン表面から燐及び
ボロン等の不純物を拡散させる高温プロセス中
に、サフアイア基板中のアルミニウムがシリコン
中に拡散してしまい、シリコン特にサフアイア基
板との界面部分シリコンを常にＰ型にするという
大きな問題があつた。
長させた後、そのシリコン内に素子を形成するた
めに、種々の、主に燐、ボロン等の不純物を拡散
する必要が生じる。このシリコン表面から燐及び
ボロン等の不純物を拡散させる高温プロセス中
に、サフアイア基板中のアルミニウムがシリコン
中に拡散してしまい、シリコン特にサフアイア基
板との界面部分シリコンを常にＰ型にするという
大きな問題があつた。
従来この問題を解決するための方法としては、
シリコン中への燐、ボロン等の拡散を低温プロセ
スで行うという方法があつたがシリコンの膜厚が
1μ以上という大きなものになるに従つて、上記
燐、ボロン等の不純物がサフアイア基板にまで到
達する程表面から充分に拡散せしめようとすると
必然的にサフアイア基板との界面近傍のシリコン
中にはサフアイア基板のアルミニウムが拡散して
しまうという欠点があつた。
シリコン中への燐、ボロン等の拡散を低温プロセ
スで行うという方法があつたがシリコンの膜厚が
1μ以上という大きなものになるに従つて、上記
燐、ボロン等の不純物がサフアイア基板にまで到
達する程表面から充分に拡散せしめようとすると
必然的にサフアイア基板との界面近傍のシリコン
中にはサフアイア基板のアルミニウムが拡散して
しまうという欠点があつた。
このアルミニウムの影響を少くするためにはシ
リコン中に成長中にドーピングされる不純物の量
をアルミニウムより充分多くしておく必要があつ
た。しかしながらシリコン中の不純物の量を多く
するとその中に形成される素子の特性がそのため
に制限されるという大きな欠点をもたらすことに
なる。
リコン中に成長中にドーピングされる不純物の量
をアルミニウムより充分多くしておく必要があつ
た。しかしながらシリコン中の不純物の量を多く
するとその中に形成される素子の特性がそのため
に制限されるという大きな欠点をもたらすことに
なる。
また、サフアイア基板とその上のシリコンとの
境界面に生ずる境界面電荷を補償するため、サフ
アイア基板の表面に硼素イオンを予め導入するこ
とも考えられるが、このようにアクセプタ型の不
純物である硼素をサフアイア基板に注入したので
は、その上に設けるシリコンに硼素が拡散され、
サフアイアから拡散するアルミニウムと相俟つ
て、ｐチヤンネル型電界効果トランジスタをシリ
コン中に設けた場合には、そのソース、ドレイン
間をますます導通させやすくなる。
境界面に生ずる境界面電荷を補償するため、サフ
アイア基板の表面に硼素イオンを予め導入するこ
とも考えられるが、このようにアクセプタ型の不
純物である硼素をサフアイア基板に注入したので
は、その上に設けるシリコンに硼素が拡散され、
サフアイアから拡散するアルミニウムと相俟つ
て、ｐチヤンネル型電界効果トランジスタをシリ
コン中に設けた場合には、そのソース、ドレイン
間をますます導通させやすくなる。
本発明によれば、サフアイア基板の表面の第１
の領域にドナー型不純物を選択的に導入する工程
と、その後サフアイア基板上の表面に半導体層を
設ける工程と、第１の領域上に位置する半導体層
に第１の領域からドナー型不純物を選択的に導入
する工程と、第１の領域上に位置する半導体層の
表面にｐチヤンネル型電界効果トランジスタを設
ける工程と、サフアイア基板の表面の第１の領域
とは異なる第２の領域上に位置する半導体層の表
面にｎチヤンネル型電界効果トランジスタを設け
る工程とを有するSOS型半導体装置の製造方法が
得られる。
の領域にドナー型不純物を選択的に導入する工程
と、その後サフアイア基板上の表面に半導体層を
設ける工程と、第１の領域上に位置する半導体層
に第１の領域からドナー型不純物を選択的に導入
する工程と、第１の領域上に位置する半導体層の
表面にｐチヤンネル型電界効果トランジスタを設
ける工程と、サフアイア基板の表面の第１の領域
とは異なる第２の領域上に位置する半導体層の表
面にｎチヤンネル型電界効果トランジスタを設け
る工程とを有するSOS型半導体装置の製造方法が
得られる。
本発明のSOS半導体装置の製造方法はより具体
的にはシリコンが成長されるサフアイア基板の表
面に予め、シリコン中でｎ型の不純物となる燐、
砒素及びアンチモン等を部分的に打ち込んでお
き、シリコン成長後燐、ボロン等をシリコン表面
から熱拡散させる時にサフアイア表面からシリコ
ン内のサフアイア界面に近いところに拡散させ
て、同時に拡散するアルミニウムの動きを部分的
に打ち消すようにする方法である。
的にはシリコンが成長されるサフアイア基板の表
面に予め、シリコン中でｎ型の不純物となる燐、
砒素及びアンチモン等を部分的に打ち込んでお
き、シリコン成長後燐、ボロン等をシリコン表面
から熱拡散させる時にサフアイア表面からシリコ
ン内のサフアイア界面に近いところに拡散させ
て、同時に拡散するアルミニウムの動きを部分的
に打ち消すようにする方法である。
従つて、本発明のSOS型半導体装置においては
サフアイア基板との界面に近い所定個所のシリコ
ンがアルミニウムによりＰ型になつてしまうこと
による諸々の欠点をとり除くことができる。
サフアイア基板との界面に近い所定個所のシリコ
ンがアルミニウムによりＰ型になつてしまうこと
による諸々の欠点をとり除くことができる。
また、本発明においてはサフアイア基板の表面
に選択的にドナー型不純物を導入しておくことに
よつて、ｐチヤンネル型電界効果トランジスタの
ソース、ドレイン領域を電気的に分離可能とし、
ｐチヤンネル型電界効果トランジスタを有効に動
作させるとともに、ｎチヤンネル電界効果トラン
ジスタも同一の半導体層に設けることができる。
に選択的にドナー型不純物を導入しておくことに
よつて、ｐチヤンネル型電界効果トランジスタの
ソース、ドレイン領域を電気的に分離可能とし、
ｐチヤンネル型電界効果トランジスタを有効に動
作させるとともに、ｎチヤンネル電界効果トラン
ジスタも同一の半導体層に設けることができる。
次に本発明をよりよく理解するために図を用い
て説明しよう。
て説明しよう。
第１図を参照すれば、Ｐ―チヤンネルMOS型
素子を組み込んでいる従来のSOS型半導体装置を
得るには、第１図ａに示すようにサフアイア基板
１０１の上にＮ型単結晶シリコン１０２を成長さ
せた後選択エツチングしゲートとなる部分のシリ
コン表面に二酸化シリコン膜１０３を残しソース
及びドレインとなる部分１０４，１０５にボロン
等のアクセプタ不純物を熱拡散する。
素子を組み込んでいる従来のSOS型半導体装置を
得るには、第１図ａに示すようにサフアイア基板
１０１の上にＮ型単結晶シリコン１０２を成長さ
せた後選択エツチングしゲートとなる部分のシリ
コン表面に二酸化シリコン膜１０３を残しソース
及びドレインとなる部分１０４，１０５にボロン
等のアクセプタ不純物を熱拡散する。
この時アクセプタ不純物を拡散するために高温
にしなければならないからシリコン１０２のサフ
アイア基板基板１０１の近傍の部分１０６にはサ
フアイア基板１０１からアルミニウムが拡散しそ
の部分をＰ型に変換させてしまう。
にしなければならないからシリコン１０２のサフ
アイア基板基板１０１の近傍の部分１０６にはサ
フアイア基板１０１からアルミニウムが拡散しそ
の部分をＰ型に変換させてしまう。
第１図ｂはこのような第１図ａに示された基板
を用いて、Ｐ―チヤンネルMOSを組み込んだ状
態を示したものである。サフアイア基板１０１、
シリコン１０２、ソース領域１０４、ドレイン領
域１０５、ゲート膜としての二酸化シリコン膜１
０７、シリコン１０２の他の部分を被う二酸化シ
リコン膜１０８，１０８′、金属配線１０９，１
１０，１１１から成るSOS型半導体装置を示す。
を用いて、Ｐ―チヤンネルMOSを組み込んだ状
態を示したものである。サフアイア基板１０１、
シリコン１０２、ソース領域１０４、ドレイン領
域１０５、ゲート膜としての二酸化シリコン膜１
０７、シリコン１０２の他の部分を被う二酸化シ
リコン膜１０８，１０８′、金属配線１０９，１
１０，１１１から成るSOS型半導体装置を示す。
この装置に於いては、ゲート電極となる金属配
線１１０に正の電圧を加えてゲート膜１０７の下
のシリコン表面を強いＮ型にしてソース１０４と
ドレイン１０５の間を電気的に分離しようとして
も、シリコン１０２のサフアイア基板１０１に近
い部分１０６がサフアイア基板１０１から拡散し
て来たアルミニウムのために常にＰ型となつてい
るから、ソース１０４とドレイン１０５はゲート
金属配線１１０にかかる電圧に無関係に常に導通
状態にある。このためにこのＰ―チヤンネル
MOS型のトランジスタは動作不能となり素子と
して働かないという致命的な欠陥をもつことが
度々あつた。
線１１０に正の電圧を加えてゲート膜１０７の下
のシリコン表面を強いＮ型にしてソース１０４と
ドレイン１０５の間を電気的に分離しようとして
も、シリコン１０２のサフアイア基板１０１に近
い部分１０６がサフアイア基板１０１から拡散し
て来たアルミニウムのために常にＰ型となつてい
るから、ソース１０４とドレイン１０５はゲート
金属配線１１０にかかる電圧に無関係に常に導通
状態にある。このためにこのＰ―チヤンネル
MOS型のトランジスタは動作不能となり素子と
して働かないという致命的な欠陥をもつことが
度々あつた。
第２図を参照すれば、本発明の実施例のSOS型
半導体装置の製造方法は第２図ａに示す如くサフ
アイア基板２０１にシリコンを成長する前にその
表面近傍２０２に予め不純物をイオンとして打ち
込んでおく。この技術に於いては、アンチモンを
打ち込みエネルギー100Kevで1014cm-2〜1015cm-2
程度打ち込む。
半導体装置の製造方法は第２図ａに示す如くサフ
アイア基板２０１にシリコンを成長する前にその
表面近傍２０２に予め不純物をイオンとして打ち
込んでおく。この技術に於いては、アンチモンを
打ち込みエネルギー100Kevで1014cm-2〜1015cm-2
程度打ち込む。
その後通常のプロセスと同様に第２図ｂに示す
如くサフアイア基板２０１の上にＮ型シリコン２
０３を成長させ、次に第２図ｃに示す如く一部を
酸化シリコン膜２０４で被覆後、ボロンをソース
領域２０５、ドレイン領域２０６に熱拡散を行
う。
如くサフアイア基板２０１の上にＮ型シリコン２
０３を成長させ、次に第２図ｃに示す如く一部を
酸化シリコン膜２０４で被覆後、ボロンをソース
領域２０５、ドレイン領域２０６に熱拡散を行
う。
この時の熱処理プロセスに於いてサフアイア基
板２０１からアルミニウムがシリコン２０４の中
に特にサフアイア基板に近い部分に拡散してくる
が、同時に予め打ち込んでいたアンチモンもシリ
コン中に拡散する。従つてシリコンのサフアイア
基板２０１に近い部分２０７はアルミニウムが拡
散していると同時にアンチモンも拡散しているた
めにアルミニウムによるＰ型への反転が抑えられ
る。
板２０１からアルミニウムがシリコン２０４の中
に特にサフアイア基板に近い部分に拡散してくる
が、同時に予め打ち込んでいたアンチモンもシリ
コン中に拡散する。従つてシリコンのサフアイア
基板２０１に近い部分２０７はアルミニウムが拡
散していると同時にアンチモンも拡散しているた
めにアルミニウムによるＰ型への反転が抑えられ
る。
従つて、第２図ｄに示されるようにその後の通
常のプロセスに依つて作られたサフアイア基板２
０１、その表面部分でアンチモンを打ち込まれた
部分２０２、シリコン２０３、ソース領域２０
５、ドレイン領域２０６、アルミニウム及びアン
チモンが拡散しているサフアイア基板２０１に近
いシリコンの部分２０７、ゲート二酸シリコン膜
２０８、シリコンの他の部分を被う二酸化シリコ
ン膜２０９、２０９′、金属配線２１０，２１１，
２１２から成るSOS型半導体装置は、上記の如く
サフアイア基板２０１に近いシリコン部分２０７
がサフアイア表面２０２から拡散したアンチモン
のためにｎ型に保たれているから、ゲート電極と
なる金属配線２１１に加えられる電圧によつてソ
ース領域２０５とドレイン領域２０６は電気的に
分離もしくは導通という正常なMOSの機能をも
つことが可能となる。
常のプロセスに依つて作られたサフアイア基板２
０１、その表面部分でアンチモンを打ち込まれた
部分２０２、シリコン２０３、ソース領域２０
５、ドレイン領域２０６、アルミニウム及びアン
チモンが拡散しているサフアイア基板２０１に近
いシリコンの部分２０７、ゲート二酸シリコン膜
２０８、シリコンの他の部分を被う二酸化シリコ
ン膜２０９、２０９′、金属配線２１０，２１１，
２１２から成るSOS型半導体装置は、上記の如く
サフアイア基板２０１に近いシリコン部分２０７
がサフアイア表面２０２から拡散したアンチモン
のためにｎ型に保たれているから、ゲート電極と
なる金属配線２１１に加えられる電圧によつてソ
ース領域２０５とドレイン領域２０６は電気的に
分離もしくは導通という正常なMOSの機能をも
つことが可能となる。
第３図は本発明の他の実施例を示すものであ
る。サフアイア基板３０１の上に選択的に二酸化
シリコン膜３０２を形成しその上から不純物をサ
フアイア表面３０３に部分的にイオン注入法で打
ち込むことに依つて得られる。これはコンプリメ
ンタリーMOS型の素子を作る場合にはＰ―チヤ
ンネルのMOSトランジスタが形成される部分に
のみドナーとなる不純物が拡散するようにサフア
イア表面３０３を選択的に露出させることにより
ｎ―チヤンネルのMOSトランジスタが形成され
る部分にはドナーのサフアイア基板３０１からの
拡散が生じないようにし、従つてｎ―チヤンネル
トランジスタのソースドレイン部分の導通が生じ
ないようにすることが可能となる。
る。サフアイア基板３０１の上に選択的に二酸化
シリコン膜３０２を形成しその上から不純物をサ
フアイア表面３０３に部分的にイオン注入法で打
ち込むことに依つて得られる。これはコンプリメ
ンタリーMOS型の素子を作る場合にはＰ―チヤ
ンネルのMOSトランジスタが形成される部分に
のみドナーとなる不純物が拡散するようにサフア
イア表面３０３を選択的に露出させることにより
ｎ―チヤンネルのMOSトランジスタが形成され
る部分にはドナーのサフアイア基板３０１からの
拡散が生じないようにし、従つてｎ―チヤンネル
トランジスタのソースドレイン部分の導通が生じ
ないようにすることが可能となる。
本発明の実施例に於いてはＰ―チヤンネルの
MOSトランジスタを組み込んだSOS型半導体装
置についてのべたがこの場合打ち込まれる不純物
はアンチモンのみでなく燐、砒素等の他のドナー
型不純物に依り置換されることは自明である。
MOSトランジスタを組み込んだSOS型半導体装
置についてのべたがこの場合打ち込まれる不純物
はアンチモンのみでなく燐、砒素等の他のドナー
型不純物に依り置換されることは自明である。
本発明のSOS半導体装置の製造方法は、半導体
層が成長されるサフアイア基板の表面に予めドナ
ー型不純物を部分的に打ち込んでおくので、半導
体層を成長後、燐、ボロン等を半導体層表面から
熱拡散させる時にサフアイア表面から半導体層内
のサフアイア界面に近いところに拡散させて、同
時に拡散するアルミニウムの働きを部分的に打ち
消すことができる。従つて本発明によつて得られ
るSOS型半導体装置に於いてはサフアイア基板と
の界面に近い所定個所の半導体層がアルミニウム
によりＰ型になつてしまうことによる諸々の欠点
をとり除くことができる。
層が成長されるサフアイア基板の表面に予めドナ
ー型不純物を部分的に打ち込んでおくので、半導
体層を成長後、燐、ボロン等を半導体層表面から
熱拡散させる時にサフアイア表面から半導体層内
のサフアイア界面に近いところに拡散させて、同
時に拡散するアルミニウムの働きを部分的に打ち
消すことができる。従つて本発明によつて得られ
るSOS型半導体装置に於いてはサフアイア基板と
の界面に近い所定個所の半導体層がアルミニウム
によりＰ型になつてしまうことによる諸々の欠点
をとり除くことができる。
また、本発明においてはサフアイア基板の表面
に選択的にドナー型不純物を導入しておくことに
よつて、ｐチヤンネル型電界効果トランジスタの
ソース、ドレイン領域を電気的に分離可能とし、
ｐチヤンネル型電界効果トランジスタを有効に動
作させるとともに、ｎチヤンネル電界効果トラン
ジスタも同一の半導体層に設けることができる。
に選択的にドナー型不純物を導入しておくことに
よつて、ｐチヤンネル型電界効果トランジスタの
ソース、ドレイン領域を電気的に分離可能とし、
ｐチヤンネル型電界効果トランジスタを有効に動
作させるとともに、ｎチヤンネル電界効果トラン
ジスタも同一の半導体層に設けることができる。
第１図は従来のSOS型半導体装置を説明するた
めの断面図、第２図は本発明の一実施例を説明す
るための断面図、第３図は本発明の他の実施例を
説明するための断面図である。 なお図に於いて、１０１，２０１，３０１……
サフアイア基板、１０２，２０３……シリコン
層、１０４，２０５……ソース領域、１０５，２
０６……ドレイン領域、１０６，２０７……シリ
コン層のサフアイア界面に近い領域、２０２，３
０３……サフアイア基板の不純物を打ち込まれた
表面部分、１０７，２０８……ゲート膜、１０
８，１０８′，２０９，２０９′，３０２……二酸
化シリコン膜、１０９，１１０，１１１，２１
０，２１１，２１２……金属電極である。
めの断面図、第２図は本発明の一実施例を説明す
るための断面図、第３図は本発明の他の実施例を
説明するための断面図である。 なお図に於いて、１０１，２０１，３０１……
サフアイア基板、１０２，２０３……シリコン
層、１０４，２０５……ソース領域、１０５，２
０６……ドレイン領域、１０６，２０７……シリ
コン層のサフアイア界面に近い領域、２０２，３
０３……サフアイア基板の不純物を打ち込まれた
表面部分、１０７，２０８……ゲート膜、１０
８，１０８′，２０９，２０９′，３０２……二酸
化シリコン膜、１０９，１１０，１１１，２１
０，２１１，２１２……金属電極である。
Claims (1)
- １ サフアイア基板の表面の第１の領域にドナー
型不純物を選択的に導入する工程と、その後前記
サフアイア基板上の前記表面に半導体層を設ける
工程と、前記第１の領域上に位置する前記半導体
層に前記第１の領域から前記ドナー型不純物を選
択的に導入する工程と、前記第１の領域上に位置
する前記半導体層の表面にｐチヤンネル型電界効
果トランジスタを設ける工程と、前記サフアイア
基板の前記表面の前記第１の領域とは異なる第２
の領域上に位置する前記半導体層の表面にｎチヤ
ンネル型電界効果トランジスタを設ける工程とを
有することを特徴とするSOS型半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58001900A JPS58151064A (ja) | 1983-01-10 | 1983-01-10 | Ｓｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58001900A JPS58151064A (ja) | 1983-01-10 | 1983-01-10 | Ｓｏｓ型半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5953974A Division JPS5716499B2 (ja) | 1974-05-27 | 1974-05-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58151064A JPS58151064A (ja) | 1983-09-08 |
| JPH0127596B2 true JPH0127596B2 (ja) | 1989-05-30 |
Family
ID=11514452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58001900A Granted JPS58151064A (ja) | 1983-01-10 | 1983-01-10 | Ｓｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58151064A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4766482A (en) * | 1986-12-09 | 1988-08-23 | General Electric Company | Semiconductor device and method of making the same |
-
1983
- 1983-01-10 JP JP58001900A patent/JPS58151064A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58151064A (ja) | 1983-09-08 |
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