JPH0128419B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、登録した取引データを集計するため
のメモリカセツトに対し、データの読出し又は書
込みを行なうデータ集計装置に関する。

［従来の技術］ 例えば商品の販売データを登録する電子式キヤ
ツシユレジスタにおいてメモリカセツトを挿脱自
在に設け、このメモリカセツトに登録した取引デ
ータを集計するようにしたものがある。そしてこ
のような構成の電子式キヤツシユレジスタが店内
に複数台設置され、例えば１日の登録業務が終了
すると各キヤツシユレジスタからメモリカセツト
を集め、そのメモリカセツトを例えば店内の事務
所に設置されたデータ集計装置に装填して各メモ
リカセツトに集計されたデータを集計するように
している。

従来、このようなデータ集計装置は、メモリカ
セツトの装填部であるところのレセプタクルが１
個で、そのレセプタクルに装填されたメモリカセ
ツトからのデータ集計制御はマイクロコンピユー
タによつてレセプタクルに設けられたインターフ
エイスを制御して行なつている。

このように従来のデータ集計装置は、レセプタ
クルが１個であつたため、各キヤツシユレジスタ
から集められたメモリカセツトのデータを集計す
るためにはメモリカセツトを１個ずつレセプタク
ルに交互に装填して行なわなければならず、作業
が面倒で作業効率が悪い問題があつた。

そこでデータ集計装置にレセプタクルを複数設
けるとともにその各レセプタクルに対応してイン
ターフエイスをそれぞれ設け、集めたメモリカセ
ツトを各レセプタクルにそれぞれ装填してインタ
ーフエイスと電気的に結合させ、マイクロコンピ
ユータにより各インターフエイスを順次制御して
各メモリカセツトからデータを集計するように構
成することが考えられる。そしてこの場合、デー
タ集計制御の進行中において現在どのメモリカセ
ツトのデータを集計しているかを外部から全く知
ることができないと、誤つてデータ集計中のメモ
リカセツトをレセプタクルから抜取つてしまう虞
れがあるため、各レセプタクルに対応して表示素
子をそれぞれ設け、データ集計中のメモリカセツ
トが装填されているレセプタクルに対応する表示
素子を駆動させることによりデータ集計中である
ことを知らせる必要がある。そのためには、第８
図に示すように、各レセプタクル８１ａ，８１ｂ
に設けられメモリカセツト８２ａ，８２ｂが電気
的に結合されるところのインターフエイス８３
ａ，８３ｂとは別に、各表示素子８４ａ，８４ｂ
のドライバー回路８５ａ，８５ｂに駆動信号を出
力する出力ポート８６ａ，８６ｂを用意し、これ
らの出力ポート８６ａ，８６ｂ及びインターフエ
イス８３ａ，８３ｂをバスライン８７を介して
CPU８８に接続する。そして、CPU８８に対し
てはインターフエイス８３ａ，８３ｂおよび出力
ポート８６ａ，８６ｂを制御するためのプログラ
ムを次のように構成しなければならなかつた。す
なわち、メモリカセツト８２ａをアクセスすると
きにはそのメモリカセツト８２ａが装填されてい
るレセプタクル８１ａに対応する表示素子８４ａ
を駆動させる。メモリカセツト８２ｂをアクセス
するときにはそのメモリカセツト８２ｂが装填さ
れているレセプタクル８１ｂに対応する表示素子
８４ｂを駆動させる。

［発明が解決しようとする課題］ 上述したように、各レセプタクルに対応してそ
れぞれ表示素子を設け、各表示素子をCPUによ
つて制御しようとした場合には、各表示素子専用
の出力ポートを用意しなければならず、また、
CPUがこの出力ポートを制御するための格別な
プログラムデータを組込まなければならず、構成
が複雑化する問題があつた。

そこで本発明は、複数のレセプタクルを設ける
とともに各レセプタクルに対応して表示素子をそ
れぞれ設け、複数のメモリカセツトを同時に装填
してデータ集計を行なえるとともにデータ集計中
のメモリカセツトを表示素子の駆動で知ることが
でき、かつデータの読出し又は書込みを行なうメ
モリカセツトを指定するための信号を利用して各
表示素子を選択動作させるようにし、表示素子専
用の出力ポートおよびこの出力ポートを制御する
ための格別なプログラムデータを不要にして構成
の簡略化をはかり得るデータ集計装置を提供しよ
うとするものである。

［課題を解決するための手段］ 本発明のデータ集計装置は、第９図に示すよう
に、装置本体のメモリカセツト受入部に、メモリ
カセツト９１ａ，９１ｂが電気的に着脱自在に結
合されるところのインターフエイス９２ａ，９２
ｂをそれぞれ有する複数のレセプタクル９３ａ，
９３ｂを設けるとともに、この各レセプタクル９
３ａ，９３ｂに対応して表示素子９４ａ，９４ｂ
を設け、上記各レセプタクル９３ａ，９３ｂのイ
ンターフエイス９２ａ，９２ｂに、予め設定され
た固有のコードとCPU９５からアドレス・バス
ライン９６を介して入力されるアドレス信号のコ
ードとが一致したとき一致信号を出力する一致検
出回路９７ａ，９７ｂと、この一致検出回路９７
ａ，９７ｂからの一致信号に応じて当該インター
フエイスに電気的に結合されたメモリカセツトを
アクセスするために指定するメモリカセツト指定
信号を出力する指定信号出力端子９８ａ，９８ｂ
とをそれぞれ設け、かつ上記各表示素子９４ａ，
９４ｂに対してドライバー回路９９ａ，９９ｂを
それぞれ設けて、当該表示素子９４ａ，９４ｂに
対応するレセプタクル９３ａ，９３ｂのインター
フエイス９２ａ，９２ｂに設けられた指定信号出
力端子９８ａ，９８ｂからのメモリカセツト指定
信号に応じて上記ドライバー回路９９ａ，９９ｂ
により当該表示素子９４ａ，９４ｂを動作させる
ようにしたものである。

［作用］ このような構成のデータ集計装置においては、
各電子式キヤツシユレジスタから集めたメモリカ
セツト９１ａ，９１ｂを各レセプタクル９３ａ，
９３ｂに装填してインターフエイス９２ａ，９２
ｂと電気的に結合させる。この状態で、各インタ
ーフエイス９２ａ，９２ｂの一致検出回路９７
ａ，９７ｂに対してCPU９５よりアドレス・バ
スライン９６を介してアドレス信号のコードが入
力される。そして、そのコードが予め設定されて
いる固有のコードと等しい一致検出回路９７ａ，
９７ｂからのみ一致信号が出力される。そうする
と、この一致信号に応じて当該一致検出回路９７
ａ，９７ｂが設けられたインターフエイス９２
ａ，９２ｂの指定信号出力端子９８ａ，９８ｂか
らメモリカセツト指定信号が出力され、当該イン
ターフエイス９２ａ，９２ｂに電気的に結合され
たメモリカセツト９１ａ，９１ｂのアクセスが指
定されてデータの読出し又は書込みが行なわれ
る。さらに、上記メモリカセツト指定信号に応じ
てドライバータ回路９９ａ，９９ｂにより当該メ
モリカセツト９１ａ，９１ｂが装填されたレセプ
タクル９３ａ，９３ｂに対応する表示素子９４
ａ，９４ｂが駆動され、当該メモリカセツト９１
ａ，９１ｂに対するデータ読出し又は書込み中で
あることを知らしめる。

［実施例］ 以下、本発明の一実施例を図面を参照しながら
説明する。

第１図は電子式キヤツシユレジスタ１の斜視図
であり、第２図はこの発明に係わるデータ集計装
置としてのストア・データ・プロセツサ（以下
SDPと略称する）２の斜視図である。

最初、所定数のメモリカセツト３がSDP2のメ
モリカセツト受入部２０のレセプタクル内に装填
され、キーボード２１上の種々のキーを操作する
ことにより、このメモリカセツト３内にそれぞれ
固有のレジスタ番号をプリセツトするとともに、
税金表、プライス・ルツク・アツプ（以下PLU
と略称する）用データ、日付等の共通のデータを
順次に書込む。すなわちこのメモリカセツト３内
には従来の電子式キヤツシユレジスタのランダ
ム・アクセス・メモリ（以下RAMと略称する）
内に記憶される情報の少なくとも一部が記憶され
る。

こうして所定のデータが記憶されたメモリカセ
ツト３はプロセツトされたレジスタ番号が一致す
る電子式キヤツシユレジスタ１のメモリカセツト
用レセプタクル１１に装填され、この電子式キヤ
ツシユレジスタ１に対してキーボード１２上のキ
ーを操作することにより登録業務を実施すると、
このときの登録データはメモリカセツト３に記録
される。

こうして登録データが記録されたメモリカセツ
ト３は、例えば１日の業務終了時において電子式
キヤツシユレジスタ１から抜き取られてSDP２
に装填され、このSDP２で所定数のメモリカセ
ツト３の全登録データが集計されて、全電子式キ
ヤツシユレジスタの総売上げが得られる。このと
き、各メモリカセツト３にはそれぞれ固有のレジ
スタ番号がプリセツトされているので、SDP２
はどのレジスタで売上られた登録データであるか
を容易に認識できる。なお、第１図において１３
及び第２図において２２はそれぞれ表示部であ
る。

第３図はSDP２のメモリカセツト受入部２０
を示す図である。このメモリカセツト受入部２０
には、それぞれメモリカセツト３が電気的に着脱
自在に結合されるところのインターフエイスを有
する16個のレセプタクル２０−₁〜２０−₁₆が設
けられており、かつ各レセプタクル２０−₁〜２
０−₁₆の上方にそれぞれ表示素子としての発光ダ
イオード２３−₁〜２３−₁₆が設けられている。
また、この各レセプタクル２０−₁〜２０−₁₆の
横には使用されていないメモリカセツトを保管す
るための16個の保管用レセプタクル２０−₁₇〜２
０−₃₂が設けられている。

第５図はSDP２の電子回路部２００およびこ
の電子回路部２００に着脱自在に接続される16個
のメモリカセツト３−₁〜３−₁₆を示す図である。
前記電子回路部２００は、中央処理ユニツト（以
下CPUと略称する）２０１、読出し専用メモリ
（以下ROMと略称する）２０２、RAM２０３及
び上記CPU２０１と各メモリカセツト３−₁〜３
−₁₆とをそれぞれ電気的に接続するための16個の
インターフエイス２０４〜２１９を備えている。
また、前記CPU２０１はキーボード駆動回路２
２０を介してキーボード回路２２１に結合され、
表示部駆動回路２２２を介して表示回路２２３に
結合され、プリンタ駆動回路２２４を介してドツ
ト・プリンタ２２５に結合されている。

第６図は第５図に示すインターフエイス２０４
を詳細に示す回路構成図である。勿論、他のイン
ターフエイス２０５〜２１９の回路構成も一致検
出回路２０４−₁がそれぞれ固有のコードを持つ
ように構成されていることを除けばこの第６図に
示したものと同様である。

このインターフエイス２０４の一致検出回路２
０４−₁は、例えば４個のスイツチSWのオン・オ
フによつて予め設定される４ビツトの固有のコー
ドと、CPU２０１からアドレス・バスラインを
介して入力されたアドレス信号のコードとを比較
し、両者が一致したとき例えば出力端子“８”か
ら一致信号を出力するものであり、出力端子
“８”にはフリツプフロツプ回路２０４−₂の入力
端子Ｔが接続されている。そして、この入力端子
Ｔに一致信号が供給されている状態で、CPU２
０１からデータ・バスラインを介してこのフリツ
プフロツプ回路２０４−₂の入力端子Ｄに信号が
与えられると、このフリツプフロツプ回路２０４
−₂はアンドゲート２０４−₃及び２０４−₄並び
にトランジスタ２０４−₅に出力信号を供給して
これらのアンドゲート２０４−₃及び２０４−₄を
開放するとともに、このトランジスタ２０４−₅
を導通保持することになる。これにより、CPU
２０１から読出しライン及び書込みラインを介し
て送られてくる読出し信号及び書込み信号はアン
ドゲート２０４−₃及び２０４−₄を通過する。

一方、上記トランジスタ２０４−₅の出力端子
であるところのチツプ付勢端子（指定信号出力端
子）２０４−₉には、第４図に示すドライバー回
路２２６−₁の制御端子Ｃが接続されている。こ
のドライバー回路２２６−₁は、＋Ｖ電源と接地間
に前記インターフエイス２０４が設けられたレセ
プタクル２０−₁に対応する発光ダイオード２３
−₁を直列に介して接続されている。なお、フリ
ツプフロツプ２０４−₂のリセツト端子Ｒには
CPU２０１からのリセツトラインが結合されて
いる。

デコーダ２０４−₆は、CPU２０１からデー
タ・バスラインを介して送られてくる情報信号に
応じて出力端子“０”，“１”，“２”又は“３”か
ら出力信号を発生して、このインターフエイス２
０４に電気的に結合されるメモリカセツト３−₁
のメモリチツプを選択する。また、このメモリカ
セツト３−₁のアドレス指定は、各々がバツフア
機能を持つインバータ２０４−₇を含む複数のア
ドレス指定ラインにより実行され、このメモリカ
セツト３−₁及びCPU２０１間のデータ転送は双
方向性においてバツフア機能を示すインバータ２
０４−₈を含む複数のデータ・バスラインを介し
て実施される。

第７図はメモリカセツト３の回路図であつて、
このメモリカセツト３が例えばSDP２のメモリ
カセツト受入部２０に設けられたレセプタクル２
０−₁に装填されると、このメモリカセツト３の
回路は、第６図に示すインターフエイス２０４に
結合されることになる。すなわち、このメモリカ
セツト３には４個のRAM３０１，３０２，３０
３，３０４が内蔵されており、この各RAM３０
１〜３０４のアドレスを指定するための複数のア
ドレス指定ライン３０５はそれぞれインターフエ
イス２０４のインバータ２０４−₇を持つアドレ
ス指定ラインに結合され、この各RAM３０１〜
３０４に対する複数のデータライン３０６はそれ
ぞれインターフエイス２０４のインバータ２０４
−₈を持つデータ・バスラインに結合される。ま
た、これらのRAM３０１〜３０４を選択するた
めの４本のチツプ選択ライン３０７はインターフ
エイス２０４のデコーダ２０４−₆の出力端子
“０”，“１”，“２”及び“３”に結合される。さ
らに、これらのRAM３０１〜３０４に対する読
出しライン３０８及び書込みライン３０９はそれ
ぞれインターフエイス２０４のアンドゲート２０
４−₃及び２０４−₄に結合される。

このメモリカセツト３がインターフエイス２０
４と結合された場合には、RAM３０１〜３０４
に対するデータの読出し、書込みはインターフエ
イス２０４の電源ライン及びこのメモリカセツト
３の電源ライン３１０及び３１１を介して外部電
源（図示せず）により実行され、このメモリカセ
ツト３がインターフエイス２０４から取り外され
た時、RAM３０１〜３０４の記憶内容は内部電
源Ｅによつて保持される。そして、前記各RAM
３０１〜３０４を付勢するために、フオトダイオ
ード３１２とフオトトランジスタ３１３とからな
るフオトカプラ３１４を使用している。すなわ
ち、このメモリカセツト３がインターフエイス２
０４に結合され、インターフエイス２０４におい
てフリツプフロツプ２０４−₂のＱ出力によりト
ランジスタ２０４−₅が導通されると、このトラ
ンジスタ２０４−₅のコレクタ・エミツタ間及び
フオトダイオード３１２を介して電流が流れ、フ
オトダイオード３１２が発光する。これによりフ
オトトランジスタ３１３が導通し、各RAM３０
１〜３０４に外部電源が接続される。すなわち、
インターフエイス２０４の一致検出回路２０４−
_１、フリツプフロツプ２０４−₂及びトランジスタ
２０４−₅はそのインターフエイス２０４に装填
されたメモリカセツト３−₁のアクセスを指定す
るメモリカセツト指定信号の発生回路を形成して
おり、チツプ付勢端子２０４−₉はメモリカセツ
ト指定信号の出力端子として機能する。そして、
このような回路は各インターフエイス２０４〜２
１９にそれぞれ設けられ、CPU２０１からアド
レス・バスラインを介して送られるメモリカセツ
トの選択指令によつていずれかのインターフエイ
スのこの回路が動作し、チツプ付勢端子２０４−
_９から当該インターフエイスに結合されたメモリ
カセツトに対してメモリカセツト指定信号が出力
されるようになる。

さらに、前述したように、インターフエイス２
０４においてメモリカセツト指定信号の出力端子
として機能するチツプ付勢端子２０４−₉は＋Ｖ
電源と接地間にて発光ダイオード２３−₁と直列
回路を形成するドライバー回路２２６−₁の制御
端子Ｃに結合されている。そして、チツプ付勢端
子２０４−₉からメモリカセツト指定信号が出力
されるとドライバー回路２２６−₁が駆動し、発
光ダイオード２３−₁を一定の周期で繰返し＋Ｖ
電源に接続して点滅動作させるようにしている。
この発光ダイオード点滅用のドライバー回路は他
のインターフエイス２０５〜２１９にもそれぞれ
設けられており、それぞれ該当する発光ダイオー
ド２３−₂〜２３−₁₆を点滅動作させるようにし
ている。

このようにメモリカセツト受入部２０の各レセ
プタクル２０−₁〜２０−₁₆の上方にそれぞれ配
置された表示素子としての発光ダイオード２３−
_１〜２３−₁₆は、対応するレセプタクルに装填さ
れたメモリカセツトに対するデータの読出し、書
込みが行なわれると、当該レセプタクルに設けら
れたインターフエイスのチツプ付勢端子２０４−
_９から出力されるメモリカセツト指定信号によつ
て点滅動作する。換言すれば、発光ダイオード２
３−₁〜２３−₁₆のうちのいずれかの発光ダイオ
ードが点滅することによつて、その発光ダイオー
ドに対応するレセプタクルに装填されたメモリカ
セツトに対してデータの読出し又は書込み動作が
行なわれていることを知ることができる。そし
て、発光ダイオード２３−₁〜２３−₁₆の点滅動
作は本来各メモリカセツト３−₁〜３−₁₆から１
つのメモリカセツトを選択してアクセスするのに
使用されるメモリカセツト指定信号を利用して行
なうので、インターフエイス２０４〜２１９とは
別にCPU２０１から発光ダイオード２３−₁〜２
３−₁₆のドライバー回路に対して駆動信号を出力
するための専用の出力ポートを設ける必要がな
く、しかも、この出力ポートを制御して各表示素
子を動作させるための格別なプログラムデータを
設定する必要もなくなり、構成の簡略化をはかり
得る。

なお、前記実施例では表示素子として発光ダイ
オードを使用したものについて述べたが必ずしも
これに限定されるものでないのは勿論である。

［発明の効果］ 以上詳述したように、本発明によれば、各々メ
モリカセツトが装填される複数のレセプタクルに
対応して設けられた各表示素子を、専用の出力ポ
ート及びこの出力ポートを制御して各表示素子を
動作させるためのプログラムデータを使用するこ
となく各メモリカセツトの選択読出し、書込み動
作に合わせて選択的に動作させることができ、構
成を簡単にデータ集計作業の効率向上をはかり得
るデータ集計装置を提供できる。

【図面の簡単な説明】

第１図ないし第７図は本発明の一実施例を示す
図であつて、第１図は電子式キヤツシユレジスタ
の斜視図、第２図はこの発明に係わるストア・デ
ータ・プロセツサ（SDP）の斜視図、第３図は
SDPのメモリカセツト受入部を示す図、第４図
は発光ダイオードの駆動回路を示す図、第５図は
SDPの回路構成を示すブロツク図、第６図はイ
ンターフエイス回路の詳細回路図、第７図はメモ
リカセツトの回路図、第８図は従来の構成を示す
ブロツク図、第９図は本発明の構成を示すブロツ
ク図である。 ２…ストア・データ・プロセツサ（SDP）、３
…メモリカセツト、２０…メモリカセツト受入
部、２０−₁〜２０−₁₆…レセプタクル、２３−₁
〜２３−₁₆…発光ダイオード（表示素子）、２０
１…中央処理ユニツト（CPU）、２０４〜２１９
…インターフエイス、２０４−₁…一致検出回路、
２０４−₂…フリツプフロツプ、２０４−₅…トラ
ンジスタ、２０４−₉…チツプ付勢端子（指定信
号出力端子）、２２６−₁…ドライバー回路。

Claims (1)

【特許請求の範囲】
1. １ 装置本体のメモリカセツト受入部に設けら
   れ、メモリカセツトが電気的に着脱自在に結合さ
   れるところのインターフエイスをそれぞれ有する
   複数のレセプタクルと、この各レセプタクルに対
   応して前記メモリカセツト受入部に設けられる表
   示素子と、前記各レセプタクルのインターフエイ
   スにそれぞれ設けられ、予め設定された固有のコ
   ードとCPUからアドレス・バスラインを介して
   入力されるアドレス信号のコードとが一致したと
   き一致信号を出力する一致検出回路と、前記各レ
   セプタクルのインターフエイスにそれぞれ設けら
   れ、対応する前記一致検出回路からの一致信号に
   応じて当該インターフエイスに電気的に結合され
   たメモリカセツトをアクセスするために指定する
   メモリカセツト指定信号を出力する指定信号出力
   端子と、前記各表示素子に対してそれぞれ設けら
   れ、当該表示素子に対応するレセプタクルのイン
   ターフエイスに設けられた前記指定信号出力端子
   からのメモリカセツト指定信号に応じて当該表示
   素子を動作させるドライバー回路とを具備したこ
   とを特徴とするデータ集計装置。