JPH0128526B2 - - Google Patents
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- JPH0128526B2 JPH0128526B2 JP56010757A JP1075781A JPH0128526B2 JP H0128526 B2 JPH0128526 B2 JP H0128526B2 JP 56010757 A JP56010757 A JP 56010757A JP 1075781 A JP1075781 A JP 1075781A JP H0128526 B2 JPH0128526 B2 JP H0128526B2
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- JP
- Japan
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- operational amplifier
- resistance
- switch element
- amplifier circuit
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/001—Digital control of analog signals
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は、高精度の利得制御が可能で、プログ
ラマブル・ゲイン増幅器、マルチプレクサ及びデ
マルチプレクサなどに適し、モノリシツク化が容
易な演算増幅回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an operational amplifier circuit that is capable of highly accurate gain control, is suitable for programmable gain amplifiers, multiplexers, demultiplexers, etc., and is easily monolithic.
演算増幅器(以下、オペアンプという)は適当
な帰還回路を付加することにより任意に利得の制
御を行なうことができるので、スイツチと組合わ
せることによりプログラマブル・ゲイン増幅器、
マルチプレクサ、デマルチプレクサなどとして使
用することができ、そのため従来から種々の分野
で多用されている。 An operational amplifier (hereinafter referred to as an operational amplifier) can control the gain arbitrarily by adding an appropriate feedback circuit, so by combining it with a switch, it can be used as a programmable gain amplifier.
It can be used as a multiplexer, demultiplexer, etc., and has therefore been widely used in various fields.
そこで、このようなプログラマブル・ゲイン増
幅器の一例を第1図に示す。 An example of such a programmable gain amplifier is shown in FIG.
図において、1はオペアンプ、2はデコーダ、
3〜6はNチヤンネルMOSFETからなるスイツ
チ素子、7はアナログ入力信号端子、8は出力信
号端子、9〜12はデコード出力ライン、13,
14はデコード入力ライン、15はオペアンプ1
の反転入力、16は同じく非反転入力、17〜2
0は入力抵抗、21は帰還抵抗である。 In the figure, 1 is an operational amplifier, 2 is a decoder,
3 to 6 are switch elements consisting of N-channel MOSFETs, 7 is an analog input signal terminal, 8 is an output signal terminal, 9 to 12 are decode output lines, 13,
14 is decode input line, 15 is operational amplifier 1
16 is the same non-inverting input, 17-2
0 is an input resistance, and 21 is a feedback resistance.
このように入力抵抗17〜20と帰還抵抗4が
接続された増幅回路においては、オペアンプ1の
入力インピーダンスと利得が充分に大きく、そし
てその出力インピーダンスが充分に小さいという
条件が満されている限り、その利得が入力抵抗と
帰還抵抗の抵抗値だけで一義的に決定されるとい
う特性がある。 In the amplifier circuit in which the input resistors 17 to 20 and the feedback resistor 4 are connected in this way, as long as the conditions that the input impedance and gain of the operational amplifier 1 are sufficiently large and its output impedance is sufficiently small are satisfied, It has the characteristic that its gain is uniquely determined only by the resistance values of the input resistance and feedback resistance.
そこで、いま、抵抗17の抵抗値を10kΩ、抵
抗18を50kΩ、抵抗19を100kΩ、抵抗20を
500kΩそして抵抗21を1MΩとする。そしてデ
コード入力ライン13,14に利得設定用の信号
として共に“0”を供給したとすれば、デコーダ
2のQ0出力だけが“1”になり、他の出力Q1
〜Q3は“0”のままとなるので、スイツチ素子
3だけがオンになる。 So, now, the resistance value of resistor 17 is 10kΩ, resistor 18 is 50kΩ, resistor 19 is 100kΩ, and resistor 20 is
500kΩ and resistor 21 is 1MΩ. If "0" is supplied to the decode input lines 13 and 14 as gain setting signals, only the Q0 output of the decoder 2 becomes "1" and the other output Q1
~Q3 remains at "0", so only switch element 3 is turned on.
従つて、入力端子7から反転入力15までの間
には抵抗17だけが挿入されたことになり、入力
抵抗が10kΩ、帰還抵抗が1MΩの演算増幅回路
として動作するので、このときの利得ANFは
ANF=−Rf/Rs=1〔MΩ〕/10〔kΩ〕
=100
但し、Rf:帰還抵抗値
Rs:入力抵抗値
となる。即ち、入力端子7に供給された入力信号
は100倍されて出力端子8に出力されることにな
る。 Therefore, only the resistor 17 is inserted between the input terminal 7 and the inverting input 15, and it operates as an operational amplifier circuit with an input resistance of 10 kΩ and a feedback resistance of 1 MΩ, so the gain at this time is A NF is A NF = -R f /R s = 1 [MΩ] / 10 [kΩ] = 100, where R f : feedback resistance value R s : input resistance value. That is, the input signal supplied to the input terminal 7 is multiplied by 100 and output to the output terminal 8.
こうして、デコード入力13,14に対する利
得設定用の信号を上記の〔0、0〕の外に〔0、
1〕、〔1、0〕、〔1、1〕と変化させれば、その
都度〔0、1〕ではデコード出力Q1だけが
“1”になつてスイツチ素子4がオンし、入力抵
抗Rsは50kΩになり利得ANF=50が得られ、以下
同様にして10倍、2倍の利得に設定することがで
きることになり、プログラマブル・ゲイン増幅回
路を簡単に構成することができる。なお、この種
の装置として関連するものには、例えば特開昭55
−25209号公報の開示を挙げることができる。 In this way, the gain setting signals for the decode inputs 13 and 14 are set to [0, 0] in addition to the above [0, 0].
1], [1, 0], [1, 1], each time at [0, 1], only the decode output Q1 becomes "1", the switch element 4 is turned on, and the input resistance R s becomes 50 kΩ, and a gain A NF =50 is obtained, and subsequently the gain can be set to 10 times or 2 times in the same manner, making it possible to easily configure a programmable gain amplifier circuit. In addition, related devices of this type include, for example, Japanese Patent Application Laid-Open No.
The disclosure of Publication No.-25209 can be mentioned.
従つて、従来はこのような演算増幅回路がプロ
グラマブル・ゲイン増幅器などに広く採用されて
いた。 Therefore, conventionally, such operational amplifier circuits have been widely employed in programmable gain amplifiers and the like.
ところで、このような回路において使用される
オペアンプとしては、主としてMOSモノリシツ
ク化されたものが使用されるようになり、性能的
にも充分なものがローコストで得られるようにな
つてきている。そのため演算増幅回路としたとき
の利得ANFに対するオペアンプの特性のバラツキ
による影響はほとんど無視でき、このような演算
増幅回路の精度はほとんどが入力抵抗Rsと帰還
抵抗Rfの精度によつて決定されるようになつて
きた。例えば、オープンループゲインAが80bB
のオペアンプを利得ANF=10で使用した場合、オ
ペアンプのゲインAが有限であることにより生じ
る誤差は0.1%にすぎず、また、このゲインAが
±20%も変化した場合でも利得ANFに生じる変動
は0.02%にしかならない。 By the way, as operational amplifiers used in such circuits, MOS monolithic ones are mainly used, and it is becoming possible to obtain ones with sufficient performance at low cost. Therefore, the influence of variations in the characteristics of the operational amplifier on the gain A NF when used as an operational amplifier circuit can be almost ignored, and the accuracy of such an operational amplifier circuit is mostly determined by the accuracy of the input resistance R s and the feedback resistance R f It's starting to be done. For example, open loop gain A is 80bB
When using an operational amplifier with a gain A NF = 10, the error caused by the finite gain A of the operational amplifier is only 0.1%, and even if this gain A changes by ±20%, the gain A NF The resulting fluctuation is only 0.02%.
従つて、このような演算増幅回路の利得設定の
高精度化は、ほとんど入力抵抗及び帰還抵抗とし
て使用する抵抗体の高精度化と、そのトラツキン
グ特性の向上にかかつていることになる。 Therefore, increasing the accuracy of the gain setting of such an operational amplifier circuit depends mostly on increasing the accuracy of the resistors used as input resistors and feedback resistors and improving their tracking characteristics.
しかしながら、デイスクリートな抵抗器の高精
度化は大きなコストアツプを招き、トラツキング
特性の向上はコスト高の金属皮膜抵抗を用いても
100〜50ppm/℃程度しか期待できない。また、
近年、薄膜抵抗を複数個オンチツプしてトラツキ
ング特性を改善するようにしたICも知られてい
るが、これとてもそのトラツキング特性としては
せいぜい10ppm/℃であり、しかもさらにコスト
アツプとなる。 However, increasing the precision of discrete resistors leads to a significant increase in cost, and tracking characteristics cannot be improved even if high-cost metal film resistors are used.
Only about 100 to 50 ppm/℃ can be expected. Also,
In recent years, ICs have been known that have multiple thin film resistors on-chip to improve their tracking characteristics, but their tracking characteristics are only 10 ppm/°C at most, which further increases costs.
また、これらとは別に、第1図に示した演算増
幅回路では、MOSFETからなるスイツチ素子3
〜6のオン抵抗が入力抵抗17〜20に直列に挿
入されるため、このオン抵抗が誤差となつて高精
度化を困難にしている。そして、その難点を解決
するためには、スイツチ素子17〜20のオン抵
抗が抵くなるようにするか、或いは抵抗17〜2
0の抵抗値を大きく設計する必要があるが、スイ
ツチ素子17〜20のオン抵抗を少くするために
はMOSFETのチヤンネル比W/Lを大きくしな
ければならないから、チツプサイズの増大を招い
てモノリシツク化が困難にある。例えば実用的な
モノリシツクLSIにおいてはMOSFETスイツチ
素子のオン抵抗が数kΩにも達していて、これの
低減は極めてむずかしい。一方、抵抗器を高抵抗
化しようとした場合、モノリシツクでは高精度を
保つことが困難になる。例えばモノリシツクで高
抵抗を得る方法としては、イオン打込ポリシリコ
ンによるものと拡散層を用いる方法とが知られて
いるが、前者のポリシリコンによる方法では抵抗
値のばらつきが非常に大きくなつて高精度のもの
がほとんど得られず、後者の拡散層の場合には抵
抗値が電圧依存性を持つ上、高抵抗を得るのが困
難である。 Apart from these, in the operational amplifier circuit shown in Fig. 1, a switch element 3 consisting of a MOSFET is
Since an on-resistance of ~6 is inserted in series with the input resistors 17-20, this on-resistance causes an error and makes it difficult to achieve high accuracy. In order to solve this problem, the on-resistance of the switch elements 17 to 20 must be made low, or the resistors 17 to 2 must be made low.
It is necessary to design a large resistance value at 0, but in order to reduce the on-resistance of switch elements 17 to 20, the channel ratio W/L of the MOSFET must be increased, which increases the chip size and makes it monolithic. is in difficulty. For example, in a practical monolithic LSI, the on-resistance of a MOSFET switch element reaches several kΩ, and it is extremely difficult to reduce this. On the other hand, when attempting to increase the resistance of a resistor, it becomes difficult to maintain high precision with a monolithic resistor. For example, known methods for obtaining high resistance in monolithic devices include using ion-implanted polysilicon and using a diffusion layer, but the former method using polysilicon results in extremely large variations in resistance and high resistance. In the case of the latter diffusion layer, the resistance value is dependent on voltage and it is difficult to obtain high resistance.
通常、モノリシツクな演算増幅回路の抵抗とし
ては拡散層によるものを用いているが、この電圧
依存性のため8ビツト程度の線形性しか得られ
ず、充分な精度のものが得られていない。これの
対策案も提案されてはいる(昭和54年、電気通信
学会全国大会、講演No.394)が、複雑でコストア
ツプをまぬがれない。 Normally, a diffusion layer is used as a resistor in a monolithic operational amplifier circuit, but due to this voltage dependence, linearity of only about 8 bits can be obtained, and sufficient precision cannot be obtained. A countermeasure for this has been proposed (Lecture No. 394, National Conference of the Institute of Electrical and Communications Engineers of Japan, 1974), but it is complicated and inevitably increases costs.
本発明の目的は、上記した従来技術の欠点を除
き、高精度で利得の設定が可能な上、モノリシツ
ク化が容易でローコストの演算増幅回路を提供す
るにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide an operational amplifier circuit which eliminates the above-mentioned drawbacks of the prior art, allows gain setting with high precision, is easily monolithic, and is low cost.
この目的を達成するため、本発明は、演算増幅
回路の入力抵抗及び帰還抵抗のうちの少くとも一
方をMOSFET又はCMOSFETからなるスイツチ
素子のオン抵抗によつて構成した点を特徴とす
る。 In order to achieve this object, the present invention is characterized in that at least one of the input resistance and the feedback resistance of the operational amplifier circuit is constituted by the on-resistance of a switch element consisting of a MOSFET or a CMOSFET.
以下、本発明による演算増幅回路の実施例を図
面について説明する。 Embodiments of the operational amplifier circuit according to the present invention will be described below with reference to the drawings.
第2図は本発明の一実施例で、第1図の従来例
と同一もしくは同等の部分には同じ符号を付して
ある。 FIG. 2 shows an embodiment of the present invention, in which the same or equivalent parts as in the conventional example shown in FIG. 1 are given the same reference numerals.
図において、20〜29はMOSFETからなる
スイツチ素子、30,31はデコーダ、32〜3
9はデコーダ30,31のデコード出力ラインで
ある。 In the figure, 20 to 29 are switch elements consisting of MOSFETs, 30 and 31 are decoders, and 32 to 3
9 is a decode output line of the decoders 30 and 31.
スイツチ素子20〜29はデコーダ30及び3
1の出力ライン32〜39に現われる選択スイツ
チング信号によつてオン・オフされ、オン状態に
なつたときの導通抵抗、つまりオン抵抗の値によ
つて入力抵抗と帰還抵抗の抵抗値が設定されるよ
うに動作する。 Switch elements 20 to 29 are decoders 30 and 3
It is turned on and off by the selection switching signal appearing on the output lines 32 to 39 of No. 1, and the resistance values of the input resistance and feedback resistance are set according to the value of the conduction resistance, that is, the on-resistance when the switch is in the on state. It works like this.
このときの利得ANFは次式のようになる。 The gain ANF at this time is as shown in the following equation.
ANF=−o
〓i=1
Gsi/n
〓j=1
Gfj …(1)
但しGsi=1/Rsi、Gfj=1/Rfj
Rsi:入力抵抗の抵抗値(スイツチ素子2
2〜25のオン抵抗に相当)
Rfj:帰還抵抗の抵抗値(スイツチ素子2
6〜29のオン抵抗に相当)
一方、MOSFETからなるスイツチ素子22〜
29のオン抵抗Rpoは次式で表わされる。A NF = − o 〓 i=1 G si / n 〓 j=1 G fj …(1) However, G si = 1/R si , G fj = 1/R fj R si : Resistance value of input resistance (switch element 2
(equivalent to on-resistance of 2 to 25) R fj : Resistance value of feedback resistor (switch element 2
6 to 29) On the other hand, switch elements 22 to 29 consisting of MOSFETs
The on-resistance R po of No. 29 is expressed by the following equation.
Rpo=1/δIDS/δVDS|(VD→0)
=1/β0(W/L)(VG−VT) …(2)
ここで、β0:チヤンネルコンダクタンス
W/L:MOSFETのチヤンネル
VG:ゲート・ソース間電圧
VT:しきい値電圧
このオン抵抗Rpoはかなりの高精度のものを比
較的容易に得ることができるが、上式から明らか
なようにゲート・ソース間電圧VGに対して非線
形特性を呈してしまう。R po =1/δI DS /δV DS | (V D →0) = 1/β 0 (W/L) (V G −V T )...(2) Here, β 0 : Channel conductance W/L: MOSFET channel V G : Gate-source voltage V T : Threshold voltage This on-resistance R po can be relatively easily obtained with fairly high accuracy, but as is clear from the above equation, the gate-source voltage V T : Threshold voltage It exhibits nonlinear characteristics with respect to the source-to-source voltage V G.
しかしながら第2図から明らかなように、この
実施例ではオペアンプ1の非反転入力16が接地
され、そのため反転入力15は仮想接地点とな
り、接地したのと等価になつている。従つて、こ
れらのスイツチ素子22〜29に対するゲート・
ソース間電圧VGはすべて同一の値となり、この
電圧VGの変化と無関係にスイツチ素子22〜2
9のオン抵抗の比は常にほとんど一定となるた
め、利得の設定に誤差を生じることがなく、高精
度を保つことができる。 However, as is clear from FIG. 2, in this embodiment, the non-inverting input 16 of the operational amplifier 1 is grounded, so that the inverting input 15 becomes a virtual ground point, which is equivalent to being grounded. Therefore, the gates and gates for these switch elements 22 to 29 are
All source voltages V G have the same value, and regardless of changes in this voltage V G , the switch elements 22 to 2
Since the on-resistance ratio of 9 is always almost constant, there is no error in gain setting, and high accuracy can be maintained.
以上の結果、この実施例によれば、入力抵抗や
帰還抵抗としてそれぞれ独立した抵抗体を用いる
ことなく、MOSFETからなるスイツチ素子22
〜29によつて利得の設定が可能になるから、抵
抗体の使用に起因する問題点がなくなつて高精度
化が簡単に達成できる上、モノリシツク化も容易
になり、しかもスイツチ素子に必要なチツプ面積
が少くなつてチツプの小形化が計れるなどの効果
が得られる。 As a result of the above, according to this embodiment, the switch element 22 consisting of MOSFET can be used without using independent resistors as input resistance or feedback resistance.
Since it is possible to set the gain by using .~29, problems caused by the use of resistors are eliminated, and high precision can be easily achieved. The chip area is reduced and the chip can be made smaller.
また、NチヤンネルMOSICを使用すれば、基
板が接地されることになり、ソース電極が接地電
位に保たれることにより基板効果を少なくする上
で大きな効果が得られるという利点がある。 Further, if an N-channel MOSIC is used, the substrate is grounded, and the source electrode is kept at the ground potential, which has the advantage of reducing the substrate effect.
なお、スイツチ素子22〜29のオン抵抗を制
御するためにMOSFETのチヤンネル比W/Lを
異ならせるような構成にしてもよい。即ち、(2)式
から明らかなように、MOSFETからなるスイツ
チ素子は、そのチヤンネル比W/Lを変えること
によりオン抵抗を広い範囲にわたつて任意の値に
設定でき、しかも設定精度はかなり高く得られる
から、これによれば広範囲にわたつて高精度の利
得制御を行なうことができる。 Note that in order to control the on-resistance of the switch elements 22 to 29, a configuration may be adopted in which the channel ratio W/L of the MOSFETs is varied. In other words, as is clear from equation (2), the on-resistance of a switch element made of a MOSFET can be set to any value over a wide range by changing its channel ratio W/L, and the setting accuracy is quite high. Therefore, it is possible to perform highly accurate gain control over a wide range.
第3図は上記実施例におけるスイツチ素子22
〜24の半導体基板上におけるレイアウトの一実
施例を示す模式図で、7′はアルミニウム細条層
で入力端子7からの延長部を形成するもの、1
5′もアルミニウム細条層でオペアンプ1の反転
入力15からの延長部となるもの、32′〜3
4′はMOSFETスイツチ素子22〜24のゲー
ト電極となるポリシリコン細条層でデコーダ30
の出力ライン32〜34からの延長部となるも
の、40はN+拡散層、41は拡散層40とアル
ミニウム細条層7′,15′とのコンタクトホール
である。 FIG. 3 shows the switch element 22 in the above embodiment.
-24 is a schematic diagram showing an example of the layout on the semiconductor substrate, 7' is an aluminum strip layer forming an extension from the input terminal 7, 1
5' is also an aluminum strip layer that serves as an extension from the inverting input 15 of the operational amplifier 1, 32' to 3.
4' is a polysilicon strip layer which becomes the gate electrode of the MOSFET switch elements 22 to 24, and a decoder 30.
40 is an N + diffusion layer, and 41 is a contact hole between the diffusion layer 40 and the aluminum strip layers 7' and 15'.
ポリシリコン細条層32′〜34′の斜線を施こ
した部分には基板上に薄い配化膜が形成され、そ
の上にポリシリコン細条層32′〜34′が形成さ
れていて、この部分がゲート電極として働くこと
になり、チヤンネル比は図のW/Lとなる。 A thin alignment film is formed on the substrate in the hatched areas of the polysilicon strip layers 32' to 34', and the polysilicon strip layers 32' to 34' are formed thereon. This portion will work as a gate electrode, and the channel ratio will be W/L in the figure.
いま、デコーダ30などからの信号によりポリ
シリコン細条層32′の電位がハイレベル“H”
になつたとすれば、スイツチ素子22の斜線部に
チヤンネルが形成され、このスイツチ素子22が
オンし、アルミニウム細条層7′と15′はスイツ
チ素子22のオン抵抗を介して導通し、所定の抵
抗値を有する入力抵抗として動作して利得の設定
を行なう。 Now, the potential of the polysilicon strip layer 32' is set to high level "H" by a signal from the decoder 30 etc.
If this happens, a channel is formed in the shaded area of the switch element 22, the switch element 22 is turned on, and the aluminum strip layers 7' and 15' are electrically connected via the on-resistance of the switch element 22, and a predetermined level is reached. It operates as an input resistor with a resistance value to set the gain.
この実施例のように、各スイツチ素子22〜2
5を配列すれば、チツプ上の面積を著しく少くで
きる。 As in this embodiment, each switch element 22-2
5, the area on the chip can be significantly reduced.
第4図はスイツチ素子22〜25のレイアウト
の他の実施例を示す模式図で、第3図の実施例の
場合と同一又は同等の部分には同じ符号を付して
ある。 FIG. 4 is a schematic diagram showing another embodiment of the layout of the switch elements 22 to 25, in which the same or equivalent parts as in the embodiment of FIG. 3 are given the same reference numerals.
この実施例においては、アルミニウム細条層
7′,15′とポリシリコン細条層32′〜35′が
横方向に長く延長され、これに応じて拡散層40
とコンタクトホールも横方向と縦方向にマトリク
ス状に設けられ、この結果、ポリシリコン細条層
32′〜35′のそれぞれが5個のスイツチ素子の
ゲート電極を共通に形成するようになつている。
例えばポリシリコン細条層32′によつては5個
のスイツチ素子22a〜22eが形成され、従つ
てポリシリコン細条層32′の電位がハイレベル
“H”になるとこれらのスイツチ素子22a〜2
2eのすべてがオンし、それらのオン抵抗がすべ
て並列にアルミニウム細条層7′と15′の間に挿
入されることになる。 In this embodiment, the aluminum strip layers 7', 15' and the polysilicon strip layers 32'-35' are elongated in the lateral direction, and the diffusion layer 40 is correspondingly extended.
Contact holes are also provided in a matrix in the horizontal and vertical directions, so that each of the polysilicon strip layers 32' to 35' commonly forms the gate electrode of five switch elements. .
For example, five switch elements 22a to 22e are formed in the polysilicon strip layer 32', so that when the potential of the polysilicon strip layer 32' reaches a high level "H", these switch elements 22a to 2
2e will be on and their on-resistances will all be inserted in parallel between the aluminum strip layers 7' and 15'.
従つて、この実施例によれば、利得を設定する
ための抵抗が、例えばスイツチ素子22a〜22
eの5個のスイツチ素子の並列オン抵抗で設定さ
れることになり、さらに高精度で抵抗値の設定が
可能になる。即ち、一般に特性がランダムばらつ
き分布を示すもの、例えば抵抗などにおいては、
それらを多数個集めて使用するにしたがつてその
ばらつきが統計的に軽減されることが知られてい
る。 Therefore, according to this embodiment, the resistors for setting the gain are connected to the switch elements 22a to 22, for example.
The resistance value is set by the parallel on-resistance of the five switch elements e, making it possible to set the resistance value with even higher accuracy. In other words, for things whose characteristics generally exhibit random variation distribution, such as resistors,
It is known that as a large number of them are collected and used, their variations are statistically reduced.
従つて、この第4図のように複数個のスイツチ
素子22a〜からなるスイツチ素子群を用いれ
ば、(1)式におけるn、mが多くなつて利得の高精
度化がさらに容易になる。 Therefore, if a switch element group consisting of a plurality of switch elements 22a to 22a is used as shown in FIG. 4, n and m in equation (1) will increase, making it easier to increase the precision of the gain.
なお、MOSFETからなるスイツチ素子のしき
い値電圧は−2mV/℃程度の温度依存性を有す
るが、上記実施例によれば、各スイツチ素子22
〜29を同一基板上に接近して設けることができ
るから、温度変化に対する特性の変動も各素子ご
とに同じに現われ、従つて優れたトラツキング特
性を得ることができる。 Note that the threshold voltage of a switch element consisting of a MOSFET has a temperature dependence of about -2 mV/°C, but according to the above embodiment, each switch element 22
29 can be provided close to each other on the same substrate, so that variations in characteristics due to temperature changes appear in the same way for each element, making it possible to obtain excellent tracking characteristics.
次に第5図はマルチプレクサ機能を有する本発
明の他の一実施例で、60〜63は入力抵抗とマ
ルチプレクサスイツチを兼ねたMOSFETからな
るスイツチ素子群、64は帰還抵抗となる
MOSFETスイツチ素子群、60′〜64′はゲー
ト駆動信号ライン、65〜68はアナログ信号入
力ライン、69はアナログ信号出力ラインであ
る。なお、1はオペアンプ、15はその反転入力
である。 Next, FIG. 5 shows another embodiment of the present invention having a multiplexer function, where 60 to 63 are a group of switch elements consisting of MOSFETs that also serve as input resistors and multiplexer switches, and 64 is a feedback resistor.
MOSFET switch element group, 60' to 64' are gate drive signal lines, 65 to 68 are analog signal input lines, and 69 is an analog signal output line. Note that 1 is an operational amplifier, and 15 is its inverting input.
入力ライン65〜68に供給されているそれぞ
れのアナログ信号は、ライン60′〜63′に選択
的に供給されるゲート駆動信号によつてオンした
スイツチ素子群60〜63の一つを通つて反転入
力15に選択されて供給され、スイツチ素子群6
0〜63のオン抵抗とスイツチ素子群64のオン
抵抗で設定される所定の利得のもとでオペアンプ
1によつて増幅され出力ライン69に取り出され
る。従つて、各スイツチ素子群60〜64のオン
抵抗をすべて同じ値に設定しておけば利得が1の
マルチプレクサとして動作することになる。 Each analog signal provided on input lines 65-68 is inverted through one of switch elements 60-63 turned on by a gate drive signal selectively provided on lines 60'-63'. Selected and supplied to input 15, switch element group 6
The signal is amplified by the operational amplifier 1 under a predetermined gain set by the on-resistance of 0 to 63 and the on-resistance of the switch element group 64, and is taken out to the output line 69. Therefore, if the on-resistances of the switch element groups 60 to 64 are all set to the same value, they will operate as a multiplexer with a gain of 1.
第6図はスイツチ素子群60〜63のレイアウ
トの一実施例を示す模式図で、15′は反転入力
15に接続されたアルミニウム細条層、60″〜
63″はゲート駆動信号ライン60′〜63′の延
長部をなすポリシリコン細条層、65′〜68′は
入力ライン65〜68の延長部をなすアルミニウ
ム細条層である。なお、40は拡散層、41はコ
ンタクトホールである。 FIG. 6 is a schematic diagram showing one embodiment of the layout of the switch element groups 60 to 63, in which 15' is an aluminum strip layer connected to the inverting input 15;
63'' is a polysilicon strip layer forming an extension of gate drive signal lines 60' to 63', and 65' to 68' are aluminum strip layers forming an extension of input lines 65 to 68. The diffusion layer 41 is a contact hole.
ポリシリコン細条層60″〜63″はゲート電極
を形成し、スイツチ素子60a〜60e,61a
〜61e…を構成する。従つて、スイツチ素子群
60は5個の並列接続されたスイツチ素子60a
〜60eによつて構成されることになり、第4図
の実施例の場合と同様に高精度化がさらに容易に
なると共に、スイツチ素子群を小さな面積内に収
めることができる。 Polysilicon strip layers 60''-63'' form gate electrodes and switch elements 60a-60e, 61a.
~61e... is configured. Therefore, the switch element group 60 includes five switch elements 60a connected in parallel.
.about.60e, it becomes easier to achieve higher precision as in the embodiment shown in FIG. 4, and the switch element group can be accommodated within a small area.
なお、以上の実施例では、MOSFETによるス
イツチ素子のゲート電極をポリシリコン細条層で
構成しているが、これらをアルミニウム細条層に
置換えても同じような作用効果を期待できる。 In the above embodiments, the gate electrode of the MOSFET switch element is made of a polysilicon strip layer, but similar effects can be expected even if these are replaced with an aluminum strip layer.
また、以上の実施例では、スイツチ素子をすべ
てMOSFETによつて構成していたが、本発明は
これに限らず、例えばCMOSスイツチ素子によ
つても実施可能であり、同様な作用効果を得るこ
とができる。 Furthermore, in the above embodiments, all the switch elements were configured with MOSFETs, but the present invention is not limited to this, and can also be implemented with, for example, CMOS switch elements, and similar effects can be obtained. Can be done.
以上説明したように、本発明によれば、演算増
幅回路の入力抵抗と帰還抵抗の一方又は両方をス
イツチ素子のオン抵抗で置換えたので、従来技術
の欠点を除き、簡単な構成で高精度の利得の設定
或いはプログラムが可能な上、優れたトラツキン
グ特性を有して電源電圧の変動に強く、モノリシ
ツク化が容易で小形かつローコストであり、オペ
アンプの仮想接地点にNMOSFETスイツチ素子
のソース電極を接続することができるのでスイツ
チ素子のオン抵抗のばらつきや基板効果が少くな
り、しかもスイツチ素子群を用いることにより統
計的ばらつき軽減効果を利用した利得の高精度を
得ることができる演算増幅回路を提供することが
できる。 As explained above, according to the present invention, one or both of the input resistance and the feedback resistance of the operational amplifier circuit is replaced with the on-resistance of the switch element. In addition to being able to set or program the gain, it has excellent tracking characteristics and is resistant to fluctuations in power supply voltage. It is easy to make monolithic, small and low cost, and the source electrode of the NMOSFET switch element is connected to the virtual ground point of the operational amplifier. To provide an operational amplifier circuit which can reduce variations in on-resistance of switch elements and substrate effects, and can obtain high accuracy of gain by using a statistical variation reduction effect by using a group of switch elements. be able to.
第1図はプログラマブル・ゲイン増幅器の一例
を示す回路図、第2図は本発明による演算増幅回
路の一実施例を示す回路図、第3図はスイツチ素
子のレイアウトの一実施例を示す模式図、第4図
はレイアウトの他の実施例を示す模式図、第5図
はマルチプレクサ機能を有する本発明の一実施例
を示す回路図、第6図はスイツチ素子のレイアウ
トの一実施例を示す模式図である。
1……オペアンプ、7……入力端子、8……出
力端子、15……反転入力、16……非反転入
力、22〜29……MOSFETからなるスイツチ
素子、30,31……デコーダ。
FIG. 1 is a circuit diagram showing an example of a programmable gain amplifier, FIG. 2 is a circuit diagram showing an example of an operational amplifier circuit according to the present invention, and FIG. 3 is a schematic diagram showing an example of the layout of a switch element. , Fig. 4 is a schematic diagram showing another embodiment of the layout, Fig. 5 is a circuit diagram showing an embodiment of the present invention having a multiplexer function, and Fig. 6 is a schematic diagram showing an embodiment of the layout of the switch element. It is a diagram. 1... operational amplifier, 7... input terminal, 8... output terminal, 15... inverting input, 16... non-inverting input, 22-29... switch element consisting of MOSFET, 30, 31... decoder.
Claims (1)
その反転入力に接続された入力抵抗と帰還抵抗の
少なくとも一方の抵抗値を切換えることにより利
得制御を行なうようにした演算増幅回路におい
て、同一半導体基板上に同一チヤンネル比を有す
る複数のMOSFET及びCMOSFETの少なくとも
一方の並列接続素子からなるスイツチ素子群と、
これらスイツチ素子群のそれぞれのゲートにスイ
ツチング信号を供給するデコーダとを設け、これ
ら複数のスイツチ素子群が導通状態にスイツチン
グされたときに呈するソース・ドレイン間の導通
抵抗を上記入力抵抗及び帰還抵抗の少なくとも一
方の抵抗として使用し、これらスイツチ素子群の
スイツチング状態を上記デコーダにより選択して
利得制御を行なうように構成したことを特徴とす
る演算増幅回路。 2 特許請求の範囲第1項において、上記スイツ
チ素子群が、半導体基板上にマトリクス状に配列
して独立に形成した複数の拡散層と、これら複数
の拡散層のマトリクスの行方向に位置する拡散層
を並列に接続する複数本の互に平行なアルミニウ
ム細条層と、これらアルミニウム細条層の間の半
導体基板面上に形成したポリシリコン細条層とを
設け、これらにより上記ポリシリコン細条層をゲ
ート電極、その一方の側に位置する上記拡散層を
ソース電極、他方の側に位置する上記拡散層をド
レイン電極とするMOSFETをマトリクス状に形
成し、上記アルミニウム細条層の一方を共通のソ
ース電極引出線、他方を共通のドレイン電極引出
線、そして上記ポリシリコン細条層を共通のゲー
ト電極とするMOSFETスイツチ素子群で構成し
たことを特徴とする演算増幅回路。 3 特許請求の範囲第2項において、上記共通の
ゲート電極がアルミニウム細条層で構成されたこ
とを特徴とする演算増幅回路。[Claims] 1. Using an operational amplifier whose non-inverting input is grounded,
In an operational amplifier circuit that performs gain control by switching the resistance value of at least one of an input resistor and a feedback resistor connected to its inverting input, a plurality of MOSFETs and CMOSFETs having the same channel ratio are connected to the same semiconductor substrate. a switch element group consisting of at least one parallel connected element;
A decoder that supplies a switching signal to the gate of each of these switch element groups is provided, and the conduction resistance between the source and drain that occurs when the plurality of switch element groups are switched to a conductive state is determined by the input resistance and the feedback resistance. 1. An operational amplifier circuit characterized in that the operational amplifier circuit is configured to be used as at least one resistor, and to perform gain control by selecting the switching state of the switching element group by the decoder. 2. In claim 1, the switch element group includes a plurality of diffusion layers arranged in a matrix on a semiconductor substrate and formed independently, and diffusion layers located in the row direction of the matrix of the plurality of diffusion layers. A plurality of parallel aluminum strip layers connecting the layers in parallel and a polysilicon strip layer formed on the semiconductor substrate surface between these aluminum strip layers are provided, whereby the polysilicon strip layer is formed on the semiconductor substrate surface between these aluminum strip layers. MOSFETs are formed in a matrix, with the layer serving as a gate electrode, the diffusion layer located on one side thereof serving as a source electrode, and the diffusion layer located on the other side serving as a drain electrode, with one of the aluminum strip layers serving as a common MOSFET. 1. An operational amplifier circuit comprising a group of MOSFET switch elements each having a source electrode lead line on the other side, a common drain electrode lead line on the other side, and a common gate electrode using the polysilicon strip layer. 3. The operational amplifier circuit according to claim 2, wherein the common gate electrode is composed of an aluminum strip layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075781A JPS57125506A (en) | 1981-01-29 | 1981-01-29 | Operational amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075781A JPS57125506A (en) | 1981-01-29 | 1981-01-29 | Operational amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57125506A JPS57125506A (en) | 1982-08-04 |
| JPH0128526B2 true JPH0128526B2 (en) | 1989-06-02 |
Family
ID=11759192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1075781A Granted JPS57125506A (en) | 1981-01-29 | 1981-01-29 | Operational amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57125506A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8107910B2 (en) | 2007-08-29 | 2012-01-31 | Qualcomm, Incorporated | Differential to single-ended conversion for radio frequency devices |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4197511A (en) * | 1978-12-18 | 1980-04-08 | Bell Telephone Laboratories, Incorporated | Linear load MOS transistor circuit |
-
1981
- 1981-01-29 JP JP1075781A patent/JPS57125506A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57125506A (en) | 1982-08-04 |
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