JPH0128526B2 - - Google Patents
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- Publication number
- JPH0128526B2 JPH0128526B2 JP56010757A JP1075781A JPH0128526B2 JP H0128526 B2 JPH0128526 B2 JP H0128526B2 JP 56010757 A JP56010757 A JP 56010757A JP 1075781 A JP1075781 A JP 1075781A JP H0128526 B2 JPH0128526 B2 JP H0128526B2
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- resistance
- switch element
- amplifier circuit
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/001—Digital control of analog signals
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は、高精度の利得制御が可能で、プログ
ラマブル・ゲイン増幅器、マルチプレクサ及びデ
マルチプレクサなどに適し、モノリシツク化が容
易な演算増幅回路に関する。
ラマブル・ゲイン増幅器、マルチプレクサ及びデ
マルチプレクサなどに適し、モノリシツク化が容
易な演算増幅回路に関する。
演算増幅器（以下、オペアンプという）は適当
な帰還回路を付加することにより任意に利得の制
御を行なうことができるので、スイツチと組合わ
せることによりプログラマブル・ゲイン増幅器、
マルチプレクサ、デマルチプレクサなどとして使
用することができ、そのため従来から種々の分野
で多用されている。
な帰還回路を付加することにより任意に利得の制
御を行なうことができるので、スイツチと組合わ
せることによりプログラマブル・ゲイン増幅器、
マルチプレクサ、デマルチプレクサなどとして使
用することができ、そのため従来から種々の分野
で多用されている。
そこで、このようなプログラマブル・ゲイン増
幅器の一例を第１図に示す。
幅器の一例を第１図に示す。
図において、１はオペアンプ、２はデコーダ、
３〜６はＮチヤンネルMOSFETからなるスイツ
チ素子、７はアナログ入力信号端子、８は出力信
号端子、９〜１２はデコード出力ライン、１３，
１４はデコード入力ライン、１５はオペアンプ１
の反転入力、１６は同じく非反転入力、１７〜２
０は入力抵抗、２１は帰還抵抗である。
３〜６はＮチヤンネルMOSFETからなるスイツ
チ素子、７はアナログ入力信号端子、８は出力信
号端子、９〜１２はデコード出力ライン、１３，
１４はデコード入力ライン、１５はオペアンプ１
の反転入力、１６は同じく非反転入力、１７〜２
０は入力抵抗、２１は帰還抵抗である。
このように入力抵抗１７〜２０と帰還抵抗４が
接続された増幅回路においては、オペアンプ１の
入力インピーダンスと利得が充分に大きく、そし
てその出力インピーダンスが充分に小さいという
条件が満されている限り、その利得が入力抵抗と
帰還抵抗の抵抗値だけで一義的に決定されるとい
う特性がある。
接続された増幅回路においては、オペアンプ１の
入力インピーダンスと利得が充分に大きく、そし
てその出力インピーダンスが充分に小さいという
条件が満されている限り、その利得が入力抵抗と
帰還抵抗の抵抗値だけで一義的に決定されるとい
う特性がある。
そこで、いま、抵抗１７の抵抗値を10kΩ、抵
抗１８を50kΩ、抵抗１９を100kΩ、抵抗２０を
500kΩそして抵抗２１を1MΩとする。そしてデ
コード入力ライン１３，１４に利得設定用の信号
として共に“０”を供給したとすれば、デコーダ
２のＱ０出力だけが“１”になり、他の出力Ｑ１
〜Ｑ３は“０”のままとなるので、スイツチ素子
３だけがオンになる。
抗１８を50kΩ、抵抗１９を100kΩ、抵抗２０を
500kΩそして抵抗２１を1MΩとする。そしてデ
コード入力ライン１３，１４に利得設定用の信号
として共に“０”を供給したとすれば、デコーダ
２のＱ０出力だけが“１”になり、他の出力Ｑ１
〜Ｑ３は“０”のままとなるので、スイツチ素子
３だけがオンになる。
従つて、入力端子７から反転入力１５までの間
には抵抗１７だけが挿入されたことになり、入力
抵抗が10kΩ、帰還抵抗が1MΩの演算増幅回路
として動作するので、このときの利得ANFは ANF＝−Rf／Rs＝１〔ＭΩ〕／10〔ｋΩ〕 ＝100 但し、Rf：帰還抵抗値 Rs：入力抵抗値 となる。即ち、入力端子７に供給された入力信号
は100倍されて出力端子８に出力されることにな
る。
には抵抗１７だけが挿入されたことになり、入力
抵抗が10kΩ、帰還抵抗が1MΩの演算増幅回路
として動作するので、このときの利得ANFは ANF＝−Rf／Rs＝１〔ＭΩ〕／10〔ｋΩ〕 ＝100 但し、Rf：帰還抵抗値 Rs：入力抵抗値 となる。即ち、入力端子７に供給された入力信号
は100倍されて出力端子８に出力されることにな
る。
こうして、デコード入力１３，１４に対する利
得設定用の信号を上記の〔０、０〕の外に〔０、
１〕、〔１、０〕、〔１、１〕と変化させれば、その
都度〔０、１〕ではデコード出力Ｑ１だけが
“１”になつてスイツチ素子４がオンし、入力抵
抗Rsは50kΩになり利得ANF＝50が得られ、以下
同様にして10倍、２倍の利得に設定することがで
きることになり、プログラマブル・ゲイン増幅回
路を簡単に構成することができる。なお、この種
の装置として関連するものには、例えば特開昭55
−25209号公報の開示を挙げることができる。
得設定用の信号を上記の〔０、０〕の外に〔０、
１〕、〔１、０〕、〔１、１〕と変化させれば、その
都度〔０、１〕ではデコード出力Ｑ１だけが
“１”になつてスイツチ素子４がオンし、入力抵
抗Rsは50kΩになり利得ANF＝50が得られ、以下
同様にして10倍、２倍の利得に設定することがで
きることになり、プログラマブル・ゲイン増幅回
路を簡単に構成することができる。なお、この種
の装置として関連するものには、例えば特開昭55
−25209号公報の開示を挙げることができる。
従つて、従来はこのような演算増幅回路がプロ
グラマブル・ゲイン増幅器などに広く採用されて
いた。
グラマブル・ゲイン増幅器などに広く採用されて
いた。
ところで、このような回路において使用される
オペアンプとしては、主としてMOSモノリシツ
ク化されたものが使用されるようになり、性能的
にも充分なものがローコストで得られるようにな
つてきている。そのため演算増幅回路としたとき
の利得ANFに対するオペアンプの特性のバラツキ
による影響はほとんど無視でき、このような演算
増幅回路の精度はほとんどが入力抵抗Rsと帰還
抵抗Rfの精度によつて決定されるようになつて
きた。例えば、オープンループゲインＡが80bB
のオペアンプを利得ANF＝10で使用した場合、オ
ペアンプのゲインＡが有限であることにより生じ
る誤差は0.1％にすぎず、また、このゲインＡが
±20％も変化した場合でも利得ANFに生じる変動
は0.02％にしかならない。
オペアンプとしては、主としてMOSモノリシツ
ク化されたものが使用されるようになり、性能的
にも充分なものがローコストで得られるようにな
つてきている。そのため演算増幅回路としたとき
の利得ANFに対するオペアンプの特性のバラツキ
による影響はほとんど無視でき、このような演算
増幅回路の精度はほとんどが入力抵抗Rsと帰還
抵抗Rfの精度によつて決定されるようになつて
きた。例えば、オープンループゲインＡが80bB
のオペアンプを利得ANF＝10で使用した場合、オ
ペアンプのゲインＡが有限であることにより生じ
る誤差は0.1％にすぎず、また、このゲインＡが
±20％も変化した場合でも利得ANFに生じる変動
は0.02％にしかならない。
従つて、このような演算増幅回路の利得設定の
高精度化は、ほとんど入力抵抗及び帰還抵抗とし
て使用する抵抗体の高精度化と、そのトラツキン
グ特性の向上にかかつていることになる。
高精度化は、ほとんど入力抵抗及び帰還抵抗とし
て使用する抵抗体の高精度化と、そのトラツキン
グ特性の向上にかかつていることになる。
しかしながら、デイスクリートな抵抗器の高精
度化は大きなコストアツプを招き、トラツキング
特性の向上はコスト高の金属皮膜抵抗を用いても
100〜50ppm／℃程度しか期待できない。また、
近年、薄膜抵抗を複数個オンチツプしてトラツキ
ング特性を改善するようにしたICも知られてい
るが、これとてもそのトラツキング特性としては
せいぜい10ppm／℃であり、しかもさらにコスト
アツプとなる。
度化は大きなコストアツプを招き、トラツキング
特性の向上はコスト高の金属皮膜抵抗を用いても
100〜50ppm／℃程度しか期待できない。また、
近年、薄膜抵抗を複数個オンチツプしてトラツキ
ング特性を改善するようにしたICも知られてい
るが、これとてもそのトラツキング特性としては
せいぜい10ppm／℃であり、しかもさらにコスト
アツプとなる。
また、これらとは別に、第１図に示した演算増
幅回路では、MOSFETからなるスイツチ素子３
〜６のオン抵抗が入力抵抗１７〜２０に直列に挿
入されるため、このオン抵抗が誤差となつて高精
度化を困難にしている。そして、その難点を解決
するためには、スイツチ素子１７〜２０のオン抵
抗が抵くなるようにするか、或いは抵抗１７〜２
０の抵抗値を大きく設計する必要があるが、スイ
ツチ素子１７〜２０のオン抵抗を少くするために
はMOSFETのチヤンネル比Ｗ／Ｌを大きくしな
ければならないから、チツプサイズの増大を招い
てモノリシツク化が困難にある。例えば実用的な
モノリシツクLSIにおいてはMOSFETスイツチ
素子のオン抵抗が数ｋΩにも達していて、これの
低減は極めてむずかしい。一方、抵抗器を高抵抗
化しようとした場合、モノリシツクでは高精度を
保つことが困難になる。例えばモノリシツクで高
抵抗を得る方法としては、イオン打込ポリシリコ
ンによるものと拡散層を用いる方法とが知られて
いるが、前者のポリシリコンによる方法では抵抗
値のばらつきが非常に大きくなつて高精度のもの
がほとんど得られず、後者の拡散層の場合には抵
抗値が電圧依存性を持つ上、高抵抗を得るのが困
難である。
幅回路では、MOSFETからなるスイツチ素子３
〜６のオン抵抗が入力抵抗１７〜２０に直列に挿
入されるため、このオン抵抗が誤差となつて高精
度化を困難にしている。そして、その難点を解決
するためには、スイツチ素子１７〜２０のオン抵
抗が抵くなるようにするか、或いは抵抗１７〜２
０の抵抗値を大きく設計する必要があるが、スイ
ツチ素子１７〜２０のオン抵抗を少くするために
はMOSFETのチヤンネル比Ｗ／Ｌを大きくしな
ければならないから、チツプサイズの増大を招い
てモノリシツク化が困難にある。例えば実用的な
モノリシツクLSIにおいてはMOSFETスイツチ
素子のオン抵抗が数ｋΩにも達していて、これの
低減は極めてむずかしい。一方、抵抗器を高抵抗
化しようとした場合、モノリシツクでは高精度を
保つことが困難になる。例えばモノリシツクで高
抵抗を得る方法としては、イオン打込ポリシリコ
ンによるものと拡散層を用いる方法とが知られて
いるが、前者のポリシリコンによる方法では抵抗
値のばらつきが非常に大きくなつて高精度のもの
がほとんど得られず、後者の拡散層の場合には抵
抗値が電圧依存性を持つ上、高抵抗を得るのが困
難である。
通常、モノリシツクな演算増幅回路の抵抗とし
ては拡散層によるものを用いているが、この電圧
依存性のため８ビツト程度の線形性しか得られ
ず、充分な精度のものが得られていない。これの
対策案も提案されてはいる（昭和54年、電気通信
学会全国大会、講演No.394）が、複雑でコストア
ツプをまぬがれない。
ては拡散層によるものを用いているが、この電圧
依存性のため８ビツト程度の線形性しか得られ
ず、充分な精度のものが得られていない。これの
対策案も提案されてはいる（昭和54年、電気通信
学会全国大会、講演No.394）が、複雑でコストア
ツプをまぬがれない。
本発明の目的は、上記した従来技術の欠点を除
き、高精度で利得の設定が可能な上、モノリシツ
ク化が容易でローコストの演算増幅回路を提供す
るにある。
き、高精度で利得の設定が可能な上、モノリシツ
ク化が容易でローコストの演算増幅回路を提供す
るにある。
この目的を達成するため、本発明は、演算増幅
回路の入力抵抗及び帰還抵抗のうちの少くとも一
方をMOSFET又はCMOSFETからなるスイツチ
素子のオン抵抗によつて構成した点を特徴とす
る。
回路の入力抵抗及び帰還抵抗のうちの少くとも一
方をMOSFET又はCMOSFETからなるスイツチ
素子のオン抵抗によつて構成した点を特徴とす
る。
以下、本発明による演算増幅回路の実施例を図
面について説明する。
面について説明する。
第２図は本発明の一実施例で、第１図の従来例
と同一もしくは同等の部分には同じ符号を付して
ある。
と同一もしくは同等の部分には同じ符号を付して
ある。
図において、２０〜２９はMOSFETからなる
スイツチ素子、３０，３１はデコーダ、３２〜３
９はデコーダ３０，３１のデコード出力ラインで
ある。
スイツチ素子、３０，３１はデコーダ、３２〜３
９はデコーダ３０，３１のデコード出力ラインで
ある。
スイツチ素子２０〜２９はデコーダ３０及び３
１の出力ライン３２〜３９に現われる選択スイツ
チング信号によつてオン・オフされ、オン状態に
なつたときの導通抵抗、つまりオン抵抗の値によ
つて入力抵抗と帰還抵抗の抵抗値が設定されるよ
うに動作する。
１の出力ライン３２〜３９に現われる選択スイツ
チング信号によつてオン・オフされ、オン状態に
なつたときの導通抵抗、つまりオン抵抗の値によ
つて入力抵抗と帰還抵抗の抵抗値が設定されるよ
うに動作する。
このときの利得ANFは次式のようになる。
ANF＝−o
〓i=1
Gsi／n
〓j=1
Gfj …(1)
但しGsi＝１／Rsi、Gfj＝１／Rfj
Rsi：入力抵抗の抵抗値（スイツチ素子２
２〜２５のオン抵抗に相当） Rfj：帰還抵抗の抵抗値（スイツチ素子２
６〜２９のオン抵抗に相当） 一方、MOSFETからなるスイツチ素子２２〜
２９のオン抵抗Rpoは次式で表わされる。
２〜２５のオン抵抗に相当） Rfj：帰還抵抗の抵抗値（スイツチ素子２
６〜２９のオン抵抗に相当） 一方、MOSFETからなるスイツチ素子２２〜
２９のオン抵抗Rpoは次式で表わされる。
Rpo＝１／δIDS／δVDS｜（VD→０）
＝１／β0（Ｗ／Ｌ）（VG−VT） …(2)
ここで、β0：チヤンネルコンダクタンス
Ｗ／Ｌ：MOSFETのチヤンネル
VG：ゲート・ソース間電圧
VT：しきい値電圧
このオン抵抗Rpoはかなりの高精度のものを比
較的容易に得ることができるが、上式から明らか
なようにゲート・ソース間電圧VGに対して非線
形特性を呈してしまう。
較的容易に得ることができるが、上式から明らか
なようにゲート・ソース間電圧VGに対して非線
形特性を呈してしまう。
しかしながら第２図から明らかなように、この
実施例ではオペアンプ１の非反転入力１６が接地
され、そのため反転入力１５は仮想接地点とな
り、接地したのと等価になつている。従つて、こ
れらのスイツチ素子２２〜２９に対するゲート・
ソース間電圧VGはすべて同一の値となり、この
電圧VGの変化と無関係にスイツチ素子２２〜２
９のオン抵抗の比は常にほとんど一定となるた
め、利得の設定に誤差を生じることがなく、高精
度を保つことができる。
実施例ではオペアンプ１の非反転入力１６が接地
され、そのため反転入力１５は仮想接地点とな
り、接地したのと等価になつている。従つて、こ
れらのスイツチ素子２２〜２９に対するゲート・
ソース間電圧VGはすべて同一の値となり、この
電圧VGの変化と無関係にスイツチ素子２２〜２
９のオン抵抗の比は常にほとんど一定となるた
め、利得の設定に誤差を生じることがなく、高精
度を保つことができる。
以上の結果、この実施例によれば、入力抵抗や
帰還抵抗としてそれぞれ独立した抵抗体を用いる
ことなく、MOSFETからなるスイツチ素子２２
〜２９によつて利得の設定が可能になるから、抵
抗体の使用に起因する問題点がなくなつて高精度
化が簡単に達成できる上、モノリシツク化も容易
になり、しかもスイツチ素子に必要なチツプ面積
が少くなつてチツプの小形化が計れるなどの効果
が得られる。
帰還抵抗としてそれぞれ独立した抵抗体を用いる
ことなく、MOSFETからなるスイツチ素子２２
〜２９によつて利得の設定が可能になるから、抵
抗体の使用に起因する問題点がなくなつて高精度
化が簡単に達成できる上、モノリシツク化も容易
になり、しかもスイツチ素子に必要なチツプ面積
が少くなつてチツプの小形化が計れるなどの効果
が得られる。
また、ＮチヤンネルMOSICを使用すれば、基
板が接地されることになり、ソース電極が接地電
位に保たれることにより基板効果を少なくする上
で大きな効果が得られるという利点がある。
板が接地されることになり、ソース電極が接地電
位に保たれることにより基板効果を少なくする上
で大きな効果が得られるという利点がある。
なお、スイツチ素子２２〜２９のオン抵抗を制
御するためにMOSFETのチヤンネル比Ｗ／Ｌを
異ならせるような構成にしてもよい。即ち、(2)式
から明らかなように、MOSFETからなるスイツ
チ素子は、そのチヤンネル比Ｗ／Ｌを変えること
によりオン抵抗を広い範囲にわたつて任意の値に
設定でき、しかも設定精度はかなり高く得られる
から、これによれば広範囲にわたつて高精度の利
得制御を行なうことができる。
御するためにMOSFETのチヤンネル比Ｗ／Ｌを
異ならせるような構成にしてもよい。即ち、(2)式
から明らかなように、MOSFETからなるスイツ
チ素子は、そのチヤンネル比Ｗ／Ｌを変えること
によりオン抵抗を広い範囲にわたつて任意の値に
設定でき、しかも設定精度はかなり高く得られる
から、これによれば広範囲にわたつて高精度の利
得制御を行なうことができる。
第３図は上記実施例におけるスイツチ素子２２
〜２４の半導体基板上におけるレイアウトの一実
施例を示す模式図で、７′はアルミニウム細条層
で入力端子７からの延長部を形成するもの、１
５′もアルミニウム細条層でオペアンプ１の反転
入力１５からの延長部となるもの、３２′〜３
４′はMOSFETスイツチ素子２２〜２４のゲー
ト電極となるポリシリコン細条層でデコーダ３０
の出力ライン３２〜３４からの延長部となるも
の、４０はN+拡散層、４１は拡散層４０とアル
ミニウム細条層７′，１５′とのコンタクトホール
である。
〜２４の半導体基板上におけるレイアウトの一実
施例を示す模式図で、７′はアルミニウム細条層
で入力端子７からの延長部を形成するもの、１
５′もアルミニウム細条層でオペアンプ１の反転
入力１５からの延長部となるもの、３２′〜３
４′はMOSFETスイツチ素子２２〜２４のゲー
ト電極となるポリシリコン細条層でデコーダ３０
の出力ライン３２〜３４からの延長部となるも
の、４０はN+拡散層、４１は拡散層４０とアル
ミニウム細条層７′，１５′とのコンタクトホール
である。
ポリシリコン細条層３２′〜３４′の斜線を施こ
した部分には基板上に薄い配化膜が形成され、そ
の上にポリシリコン細条層３２′〜３４′が形成さ
れていて、この部分がゲート電極として働くこと
になり、チヤンネル比は図のＷ／Ｌとなる。
した部分には基板上に薄い配化膜が形成され、そ
の上にポリシリコン細条層３２′〜３４′が形成さ
れていて、この部分がゲート電極として働くこと
になり、チヤンネル比は図のＷ／Ｌとなる。
いま、デコーダ３０などからの信号によりポリ
シリコン細条層３２′の電位がハイレベル“Ｈ”
になつたとすれば、スイツチ素子２２の斜線部に
チヤンネルが形成され、このスイツチ素子２２が
オンし、アルミニウム細条層７′と１５′はスイツ
チ素子２２のオン抵抗を介して導通し、所定の抵
抗値を有する入力抵抗として動作して利得の設定
を行なう。
シリコン細条層３２′の電位がハイレベル“Ｈ”
になつたとすれば、スイツチ素子２２の斜線部に
チヤンネルが形成され、このスイツチ素子２２が
オンし、アルミニウム細条層７′と１５′はスイツ
チ素子２２のオン抵抗を介して導通し、所定の抵
抗値を有する入力抵抗として動作して利得の設定
を行なう。
この実施例のように、各スイツチ素子２２〜２
５を配列すれば、チツプ上の面積を著しく少くで
きる。
５を配列すれば、チツプ上の面積を著しく少くで
きる。
第４図はスイツチ素子２２〜２５のレイアウト
の他の実施例を示す模式図で、第３図の実施例の
場合と同一又は同等の部分には同じ符号を付して
ある。
の他の実施例を示す模式図で、第３図の実施例の
場合と同一又は同等の部分には同じ符号を付して
ある。
この実施例においては、アルミニウム細条層
７′，１５′とポリシリコン細条層３２′〜３５′が
横方向に長く延長され、これに応じて拡散層４０
とコンタクトホールも横方向と縦方向にマトリク
ス状に設けられ、この結果、ポリシリコン細条層
３２′〜３５′のそれぞれが５個のスイツチ素子の
ゲート電極を共通に形成するようになつている。
例えばポリシリコン細条層３２′によつては５個
のスイツチ素子２２ａ〜２２ｅが形成され、従つ
てポリシリコン細条層３２′の電位がハイレベル
“Ｈ”になるとこれらのスイツチ素子２２ａ〜２
２ｅのすべてがオンし、それらのオン抵抗がすべ
て並列にアルミニウム細条層７′と１５′の間に挿
入されることになる。
７′，１５′とポリシリコン細条層３２′〜３５′が
横方向に長く延長され、これに応じて拡散層４０
とコンタクトホールも横方向と縦方向にマトリク
ス状に設けられ、この結果、ポリシリコン細条層
３２′〜３５′のそれぞれが５個のスイツチ素子の
ゲート電極を共通に形成するようになつている。
例えばポリシリコン細条層３２′によつては５個
のスイツチ素子２２ａ〜２２ｅが形成され、従つ
てポリシリコン細条層３２′の電位がハイレベル
“Ｈ”になるとこれらのスイツチ素子２２ａ〜２
２ｅのすべてがオンし、それらのオン抵抗がすべ
て並列にアルミニウム細条層７′と１５′の間に挿
入されることになる。
従つて、この実施例によれば、利得を設定する
ための抵抗が、例えばスイツチ素子２２ａ〜２２
ｅの５個のスイツチ素子の並列オン抵抗で設定さ
れることになり、さらに高精度で抵抗値の設定が
可能になる。即ち、一般に特性がランダムばらつ
き分布を示すもの、例えば抵抗などにおいては、
それらを多数個集めて使用するにしたがつてその
ばらつきが統計的に軽減されることが知られてい
る。
ための抵抗が、例えばスイツチ素子２２ａ〜２２
ｅの５個のスイツチ素子の並列オン抵抗で設定さ
れることになり、さらに高精度で抵抗値の設定が
可能になる。即ち、一般に特性がランダムばらつ
き分布を示すもの、例えば抵抗などにおいては、
それらを多数個集めて使用するにしたがつてその
ばらつきが統計的に軽減されることが知られてい
る。
従つて、この第４図のように複数個のスイツチ
素子２２ａ〜からなるスイツチ素子群を用いれ
ば、(1)式におけるｎ、ｍが多くなつて利得の高精
度化がさらに容易になる。
素子２２ａ〜からなるスイツチ素子群を用いれ
ば、(1)式におけるｎ、ｍが多くなつて利得の高精
度化がさらに容易になる。
なお、MOSFETからなるスイツチ素子のしき
い値電圧は−２ｍＶ／℃程度の温度依存性を有す
るが、上記実施例によれば、各スイツチ素子２２
〜２９を同一基板上に接近して設けることができ
るから、温度変化に対する特性の変動も各素子ご
とに同じに現われ、従つて優れたトラツキング特
性を得ることができる。
い値電圧は−２ｍＶ／℃程度の温度依存性を有す
るが、上記実施例によれば、各スイツチ素子２２
〜２９を同一基板上に接近して設けることができ
るから、温度変化に対する特性の変動も各素子ご
とに同じに現われ、従つて優れたトラツキング特
性を得ることができる。
次に第５図はマルチプレクサ機能を有する本発
明の他の一実施例で、６０〜６３は入力抵抗とマ
ルチプレクサスイツチを兼ねたMOSFETからな
るスイツチ素子群、６４は帰還抵抗となる
MOSFETスイツチ素子群、６０′〜６４′はゲー
ト駆動信号ライン、６５〜６８はアナログ信号入
力ライン、６９はアナログ信号出力ラインであ
る。なお、１はオペアンプ、１５はその反転入力
である。
明の他の一実施例で、６０〜６３は入力抵抗とマ
ルチプレクサスイツチを兼ねたMOSFETからな
るスイツチ素子群、６４は帰還抵抗となる
MOSFETスイツチ素子群、６０′〜６４′はゲー
ト駆動信号ライン、６５〜６８はアナログ信号入
力ライン、６９はアナログ信号出力ラインであ
る。なお、１はオペアンプ、１５はその反転入力
である。
入力ライン６５〜６８に供給されているそれぞ
れのアナログ信号は、ライン６０′〜６３′に選択
的に供給されるゲート駆動信号によつてオンした
スイツチ素子群６０〜６３の一つを通つて反転入
力１５に選択されて供給され、スイツチ素子群６
０〜６３のオン抵抗とスイツチ素子群６４のオン
抵抗で設定される所定の利得のもとでオペアンプ
１によつて増幅され出力ライン６９に取り出され
る。従つて、各スイツチ素子群６０〜６４のオン
抵抗をすべて同じ値に設定しておけば利得が１の
マルチプレクサとして動作することになる。
れのアナログ信号は、ライン６０′〜６３′に選択
的に供給されるゲート駆動信号によつてオンした
スイツチ素子群６０〜６３の一つを通つて反転入
力１５に選択されて供給され、スイツチ素子群６
０〜６３のオン抵抗とスイツチ素子群６４のオン
抵抗で設定される所定の利得のもとでオペアンプ
１によつて増幅され出力ライン６９に取り出され
る。従つて、各スイツチ素子群６０〜６４のオン
抵抗をすべて同じ値に設定しておけば利得が１の
マルチプレクサとして動作することになる。
第６図はスイツチ素子群６０〜６３のレイアウ
トの一実施例を示す模式図で、１５′は反転入力
１５に接続されたアルミニウム細条層、６０″〜
６３″はゲート駆動信号ライン６０′〜６３′の延
長部をなすポリシリコン細条層、６５′〜６８′は
入力ライン６５〜６８の延長部をなすアルミニウ
ム細条層である。なお、４０は拡散層、４１はコ
ンタクトホールである。
トの一実施例を示す模式図で、１５′は反転入力
１５に接続されたアルミニウム細条層、６０″〜
６３″はゲート駆動信号ライン６０′〜６３′の延
長部をなすポリシリコン細条層、６５′〜６８′は
入力ライン６５〜６８の延長部をなすアルミニウ
ム細条層である。なお、４０は拡散層、４１はコ
ンタクトホールである。
ポリシリコン細条層６０″〜６３″はゲート電極
を形成し、スイツチ素子６０ａ〜６０ｅ，６１ａ
〜６１ｅ…を構成する。従つて、スイツチ素子群
６０は５個の並列接続されたスイツチ素子６０ａ
〜６０ｅによつて構成されることになり、第４図
の実施例の場合と同様に高精度化がさらに容易に
なると共に、スイツチ素子群を小さな面積内に収
めることができる。
を形成し、スイツチ素子６０ａ〜６０ｅ，６１ａ
〜６１ｅ…を構成する。従つて、スイツチ素子群
６０は５個の並列接続されたスイツチ素子６０ａ
〜６０ｅによつて構成されることになり、第４図
の実施例の場合と同様に高精度化がさらに容易に
なると共に、スイツチ素子群を小さな面積内に収
めることができる。
なお、以上の実施例では、MOSFETによるス
イツチ素子のゲート電極をポリシリコン細条層で
構成しているが、これらをアルミニウム細条層に
置換えても同じような作用効果を期待できる。
イツチ素子のゲート電極をポリシリコン細条層で
構成しているが、これらをアルミニウム細条層に
置換えても同じような作用効果を期待できる。
また、以上の実施例では、スイツチ素子をすべ
てMOSFETによつて構成していたが、本発明は
これに限らず、例えばCMOSスイツチ素子によ
つても実施可能であり、同様な作用効果を得るこ
とができる。
てMOSFETによつて構成していたが、本発明は
これに限らず、例えばCMOSスイツチ素子によ
つても実施可能であり、同様な作用効果を得るこ
とができる。
以上説明したように、本発明によれば、演算増
幅回路の入力抵抗と帰還抵抗の一方又は両方をス
イツチ素子のオン抵抗で置換えたので、従来技術
の欠点を除き、簡単な構成で高精度の利得の設定
或いはプログラムが可能な上、優れたトラツキン
グ特性を有して電源電圧の変動に強く、モノリシ
ツク化が容易で小形かつローコストであり、オペ
アンプの仮想接地点にNMOSFETスイツチ素子
のソース電極を接続することができるのでスイツ
チ素子のオン抵抗のばらつきや基板効果が少くな
り、しかもスイツチ素子群を用いることにより統
計的ばらつき軽減効果を利用した利得の高精度を
得ることができる演算増幅回路を提供することが
できる。
幅回路の入力抵抗と帰還抵抗の一方又は両方をス
イツチ素子のオン抵抗で置換えたので、従来技術
の欠点を除き、簡単な構成で高精度の利得の設定
或いはプログラムが可能な上、優れたトラツキン
グ特性を有して電源電圧の変動に強く、モノリシ
ツク化が容易で小形かつローコストであり、オペ
アンプの仮想接地点にNMOSFETスイツチ素子
のソース電極を接続することができるのでスイツ
チ素子のオン抵抗のばらつきや基板効果が少くな
り、しかもスイツチ素子群を用いることにより統
計的ばらつき軽減効果を利用した利得の高精度を
得ることができる演算増幅回路を提供することが
できる。
第１図はプログラマブル・ゲイン増幅器の一例
を示す回路図、第２図は本発明による演算増幅回
路の一実施例を示す回路図、第３図はスイツチ素
子のレイアウトの一実施例を示す模式図、第４図
はレイアウトの他の実施例を示す模式図、第５図
はマルチプレクサ機能を有する本発明の一実施例
を示す回路図、第６図はスイツチ素子のレイアウ
トの一実施例を示す模式図である。 １……オペアンプ、７……入力端子、８……出
力端子、１５……反転入力、１６……非反転入
力、２２〜２９……MOSFETからなるスイツチ
素子、３０，３１……デコーダ。
を示す回路図、第２図は本発明による演算増幅回
路の一実施例を示す回路図、第３図はスイツチ素
子のレイアウトの一実施例を示す模式図、第４図
はレイアウトの他の実施例を示す模式図、第５図
はマルチプレクサ機能を有する本発明の一実施例
を示す回路図、第６図はスイツチ素子のレイアウ
トの一実施例を示す模式図である。 １……オペアンプ、７……入力端子、８……出
力端子、１５……反転入力、１６……非反転入
力、２２〜２９……MOSFETからなるスイツチ
素子、３０，３１……デコーダ。
Claims (1)
- 【特許請求の範囲】 １ 非反転入力が接地された演算増幅器を用い、
その反転入力に接続された入力抵抗と帰還抵抗の
少なくとも一方の抵抗値を切換えることにより利
得制御を行なうようにした演算増幅回路におい
て、同一半導体基板上に同一チヤンネル比を有す
る複数のMOSFET及びCMOSFETの少なくとも
一方の並列接続素子からなるスイツチ素子群と、
これらスイツチ素子群のそれぞれのゲートにスイ
ツチング信号を供給するデコーダとを設け、これ
ら複数のスイツチ素子群が導通状態にスイツチン
グされたときに呈するソース・ドレイン間の導通
抵抗を上記入力抵抗及び帰還抵抗の少なくとも一
方の抵抗として使用し、これらスイツチ素子群の
スイツチング状態を上記デコーダにより選択して
利得制御を行なうように構成したことを特徴とす
る演算増幅回路。 ２ 特許請求の範囲第１項において、上記スイツ
チ素子群が、半導体基板上にマトリクス状に配列
して独立に形成した複数の拡散層と、これら複数
の拡散層のマトリクスの行方向に位置する拡散層
を並列に接続する複数本の互に平行なアルミニウ
ム細条層と、これらアルミニウム細条層の間の半
導体基板面上に形成したポリシリコン細条層とを
設け、これらにより上記ポリシリコン細条層をゲ
ート電極、その一方の側に位置する上記拡散層を
ソース電極、他方の側に位置する上記拡散層をド
レイン電極とするMOSFETをマトリクス状に形
成し、上記アルミニウム細条層の一方を共通のソ
ース電極引出線、他方を共通のドレイン電極引出
線、そして上記ポリシリコン細条層を共通のゲー
ト電極とするMOSFETスイツチ素子群で構成し
たことを特徴とする演算増幅回路。 ３ 特許請求の範囲第２項において、上記共通の
ゲート電極がアルミニウム細条層で構成されたこ
とを特徴とする演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075781A JPS57125506A (en) | 1981-01-29 | 1981-01-29 | Operational amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1075781A JPS57125506A (en) | 1981-01-29 | 1981-01-29 | Operational amplifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57125506A JPS57125506A (en) | 1982-08-04 |
| JPH0128526B2 true JPH0128526B2 (ja) | 1989-06-02 |
Family
ID=11759192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1075781A Granted JPS57125506A (en) | 1981-01-29 | 1981-01-29 | Operational amplifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57125506A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8107910B2 (en) | 2007-08-29 | 2012-01-31 | Qualcomm, Incorporated | Differential to single-ended conversion for radio frequency devices |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4197511A (en) * | 1978-12-18 | 1980-04-08 | Bell Telephone Laboratories, Incorporated | Linear load MOS transistor circuit |
-
1981
- 1981-01-29 JP JP1075781A patent/JPS57125506A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57125506A (en) | 1982-08-04 |
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