JPH0141014B2 - - Google Patents
Info
- Publication number
- JPH0141014B2 JPH0141014B2 JP57138186A JP13818682A JPH0141014B2 JP H0141014 B2 JPH0141014 B2 JP H0141014B2 JP 57138186 A JP57138186 A JP 57138186A JP 13818682 A JP13818682 A JP 13818682A JP H0141014 B2 JPH0141014 B2 JP H0141014B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- base region
- forming
- region
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Weting (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に係り、特に
この小形化を図るための改良に関するものであ
る。
この小形化を図るための改良に関するものであ
る。
以下、高周波高出力トランジスタの製造方法を
例にとつて説明する。高周波高出力トランジスタ
では、特性のより高周波化、高効率化を図る一つ
の方策として、パターン寸法の微細化を進める必
要がある。
例にとつて説明する。高周波高出力トランジスタ
では、特性のより高周波化、高効率化を図る一つ
の方策として、パターン寸法の微細化を進める必
要がある。
ところで、第１図ａ〜ｄは従来のトランジスタ
の製造工程の主要段階における状態を示す断面図
である。まず、第１図ａに示すようにｎ形半導体
基体１の表面に第１の酸化膜２を6000Å〜7000Å
の厚さに形成し、ホトエツチング作業によつてベ
ース領域形成のために第１の酸化膜２に開孔３を
形成する。次に第１図ｂに示すように、開孔３か
らホウ素を拡散またはイオン注入してｐ形のベー
ス領域４を形成した後、ベース領域４の表面上を
含めて第１の酸化膜２の上に第２の酸化膜５を形
成する。次に第１図ｃに示すように、ベース領域
４上の一部に第２の酸化膜５にホトエツチング作
業を施すことによつて開孔６を形成し、この開孔
６を介してヒ素を拡散またはイオン注入してｎ形
のエミツタ領域７を形成し、その上面を含めて全
上面に第３の酸化膜８を形成する。つづいて、第
１図ｄに示すようにベース領域４およびエミツタ
領域７の上にそれぞれコンタクトホール９および
１０を形成し、このコンタクトホール９，１０を
通して図示しない電極を形成する。。
の製造工程の主要段階における状態を示す断面図
である。まず、第１図ａに示すようにｎ形半導体
基体１の表面に第１の酸化膜２を6000Å〜7000Å
の厚さに形成し、ホトエツチング作業によつてベ
ース領域形成のために第１の酸化膜２に開孔３を
形成する。次に第１図ｂに示すように、開孔３か
らホウ素を拡散またはイオン注入してｐ形のベー
ス領域４を形成した後、ベース領域４の表面上を
含めて第１の酸化膜２の上に第２の酸化膜５を形
成する。次に第１図ｃに示すように、ベース領域
４上の一部に第２の酸化膜５にホトエツチング作
業を施すことによつて開孔６を形成し、この開孔
６を介してヒ素を拡散またはイオン注入してｎ形
のエミツタ領域７を形成し、その上面を含めて全
上面に第３の酸化膜８を形成する。つづいて、第
１図ｄに示すようにベース領域４およびエミツタ
領域７の上にそれぞれコンタクトホール９および
１０を形成し、このコンタクトホール９，１０を
通して図示しない電極を形成する。。
ところが、この従来の方法では、コンタクトホ
ール９，１０を開孔するときに、ベース領域４の
上の酸化膜とエミツタ領域７の上の酸化膜とは膜
質は等しく、膜厚が異なりベース領域４の上の酸
化膜の方が厚いので、エミツタコンタクトホール
１０が先に開孔を完了し、その後ベースコンタク
トホール９の開孔を完了するまで数回オーブンで
加熱してレジストを焼き付けながらエツチングを
繰り返えさなければならない。このように、エミ
ツタコンタクトホール１０はすでに開孔している
にもかかわらず、ベースコンタクトホール９の開
孔するまでエツチング液に浸されるので、サイド
エツチングを受け、設計通りのパターン寸法の実
現ができないばかりでなく、不良の発生につなが
つていた。
ール９，１０を開孔するときに、ベース領域４の
上の酸化膜とエミツタ領域７の上の酸化膜とは膜
質は等しく、膜厚が異なりベース領域４の上の酸
化膜の方が厚いので、エミツタコンタクトホール
１０が先に開孔を完了し、その後ベースコンタク
トホール９の開孔を完了するまで数回オーブンで
加熱してレジストを焼き付けながらエツチングを
繰り返えさなければならない。このように、エミ
ツタコンタクトホール１０はすでに開孔している
にもかかわらず、ベースコンタクトホール９の開
孔するまでエツチング液に浸されるので、サイド
エツチングを受け、設計通りのパターン寸法の実
現ができないばかりでなく、不良の発生につなが
つていた。
この発明は以上のような点に鑑みてなされたも
ので、第２の酸化膜をCVD法、第３の酸化膜を
熱酸化により形成することによつて、２つのコン
タクトホールを実質的に同時に形成完了させ、精
度よくコンタクトホールを形成し、パターンの小
形化が可能な半導体装置の製造方法を提供するこ
とを目的としている。
ので、第２の酸化膜をCVD法、第３の酸化膜を
熱酸化により形成することによつて、２つのコン
タクトホールを実質的に同時に形成完了させ、精
度よくコンタクトホールを形成し、パターンの小
形化が可能な半導体装置の製造方法を提供するこ
とを目的としている。
第２図ａ〜ｃはこの発明の一実施例の要部段階
における状態を示す断面図で、第１図の従来例と
同等部分は同一符号で示す。第１図ａおよびｂの
段階と全く同様にしてベース領域４を形成し、そ
の後に第２の酸化膜５ａを形成する。この第２の
酸化膜５ａとしては後述の第３の酸化膜８ａより
被エツチング速度が1.2〜1.4倍の膜質のものを
CVD法で3000〜4000Åの厚さに形成する。つづ
いて、第２図ａに示すように、ベース領域４上の
一部に第２の酸化膜５ａにホトエツチング作業を
施すことによつて開孔６を形成し、この開孔６を
介してヒ素を拡散またはイオン注入してｎ形のエ
ミツタ領域７を形成し、その後に熱酸化によつて
第３の酸化膜８ａをエミツタ領域７の上で2500〜
3000Åの厚さに形成する。この第３の酸化膜８ａ
は熱酸化膜であるので、第２の酸化膜５ａの上で
はエミツタ領域７の上に比べて酸化膜成長がはる
かに少ない。次に第２図ｂに示すようにベース領
域４およびエミツタ領域７の上にホトエツチング
作業によつてそれぞれコンタクトホール９および
１０を形成するが、このとき前述のように第２の
酸化膜５ａと第３の酸化膜８ａとでは膜質が異な
り、かつ第２の酸化膜５ａ上の第３の酸化膜８ａ
はエミツタ領域７の直上の第３の酸化膜８ａに比
してはるかに薄いので、両コンタクトホール９，
１０は殆んど同時に完成させることができる。そ
の後に、第２図ｃに示すように、金属電極材料を
蒸着後、所要のエツチングを施してベース電極１
１およびエミツタ電極１２を形成して半導体装置
を完成する。
における状態を示す断面図で、第１図の従来例と
同等部分は同一符号で示す。第１図ａおよびｂの
段階と全く同様にしてベース領域４を形成し、そ
の後に第２の酸化膜５ａを形成する。この第２の
酸化膜５ａとしては後述の第３の酸化膜８ａより
被エツチング速度が1.2〜1.4倍の膜質のものを
CVD法で3000〜4000Åの厚さに形成する。つづ
いて、第２図ａに示すように、ベース領域４上の
一部に第２の酸化膜５ａにホトエツチング作業を
施すことによつて開孔６を形成し、この開孔６を
介してヒ素を拡散またはイオン注入してｎ形のエ
ミツタ領域７を形成し、その後に熱酸化によつて
第３の酸化膜８ａをエミツタ領域７の上で2500〜
3000Åの厚さに形成する。この第３の酸化膜８ａ
は熱酸化膜であるので、第２の酸化膜５ａの上で
はエミツタ領域７の上に比べて酸化膜成長がはる
かに少ない。次に第２図ｂに示すようにベース領
域４およびエミツタ領域７の上にホトエツチング
作業によつてそれぞれコンタクトホール９および
１０を形成するが、このとき前述のように第２の
酸化膜５ａと第３の酸化膜８ａとでは膜質が異な
り、かつ第２の酸化膜５ａ上の第３の酸化膜８ａ
はエミツタ領域７の直上の第３の酸化膜８ａに比
してはるかに薄いので、両コンタクトホール９，
１０は殆んど同時に完成させることができる。そ
の後に、第２図ｃに示すように、金属電極材料を
蒸着後、所要のエツチングを施してベース電極１
１およびエミツタ電極１２を形成して半導体装置
を完成する。
上記説明ではnpn形トランジスタを例にとつて
説明したが、その他の半導体装置の製造にも広く
この発明は適用できる。更に２つのコンタクトホ
ールを形成される半導体領域が互いに独立であつ
てその上の絶縁膜の厚さが異る場合にも拡張適用
できる。
説明したが、その他の半導体装置の製造にも広く
この発明は適用できる。更に２つのコンタクトホ
ールを形成される半導体領域が互いに独立であつ
てその上の絶縁膜の厚さが異る場合にも拡張適用
できる。
以上詳述したように、この発明になる製造方法
では一つの半導体基体内の２つの半導体領域の上
にそれぞれ形成され互いに厚さの異なる絶縁膜に
同時にエツチングを施してコンタクトホールを形
成するに際して、厚さの大きい方の絶縁膜が
CVD法による酸化膜と熱酸化による酸化膜とで
構成され、厚さの小さい方の絶縁膜が熱酸化によ
る酸化膜のみで構成されるようにしたので、両コ
ンタクトホールの完成時点の差を少なくすること
ができ、コンタクトホールが精度よく形成され半
導体装置の小形化が可能である。
では一つの半導体基体内の２つの半導体領域の上
にそれぞれ形成され互いに厚さの異なる絶縁膜に
同時にエツチングを施してコンタクトホールを形
成するに際して、厚さの大きい方の絶縁膜が
CVD法による酸化膜と熱酸化による酸化膜とで
構成され、厚さの小さい方の絶縁膜が熱酸化によ
る酸化膜のみで構成されるようにしたので、両コ
ンタクトホールの完成時点の差を少なくすること
ができ、コンタクトホールが精度よく形成され半
導体装置の小形化が可能である。
第１図ａ〜ｄは従来のトランジスタの製造工程
の主要段階における状態を示す断面図、第２図ａ
〜ｃはこの発明の一実施例の要部段階における状
態を示す断面図である。 図において、１は半導体基体、４はベース領
域、７はエミツタ領域、５ａは第２の酸化膜（絶
縁膜）、８ａは第３の酸化膜（厚さの小さい絶縁
膜）、９，１０はコンタクトホールである。なお、
図中は同一符号は同一または相当部分を示す。
の主要段階における状態を示す断面図、第２図ａ
〜ｃはこの発明の一実施例の要部段階における状
態を示す断面図である。 図において、１は半導体基体、４はベース領
域、７はエミツタ領域、５ａは第２の酸化膜（絶
縁膜）、８ａは第３の酸化膜（厚さの小さい絶縁
膜）、９，１０はコンタクトホールである。なお、
図中は同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体の表面全面に第１の酸化膜を形成
する工程と、 該第１の酸化膜に開孔を形成してベース領域を
形成する工程と、 その後、全上面にCVD法により第２の酸化膜
を形成する工程と、 該第２の酸化膜の上記ベース領域上の一部に開
孔を形成してエミツタ領域を形成する工程と、 その後、全上面に熱酸化により第３の酸化膜を
形成する工程と、 上記ベース領域およびエミツタ領域上の酸化膜
に同時にエツチングを施して、該各領域に達する
コンタクトホールを形成する工程と、 上記ベース領域およびエミツタ領域にそれぞれ
上記コンタクトホールを通して接続される電極を
形成する工程とから成ることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138186A JPS5927530A (ja) | 1982-08-07 | 1982-08-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138186A JPS5927530A (ja) | 1982-08-07 | 1982-08-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5927530A JPS5927530A (ja) | 1984-02-14 |
| JPH0141014B2 true JPH0141014B2 (ja) | 1989-09-01 |
Family
ID=15216071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57138186A Granted JPS5927530A (ja) | 1982-08-07 | 1982-08-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5927530A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950010041B1 (ko) * | 1992-03-28 | 1995-09-06 | 현대전자산업주식회사 | 콘택 홀(contact hole) 구조 및 그 제조방법 |
-
1982
- 1982-08-07 JP JP57138186A patent/JPS5927530A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5927530A (ja) | 1984-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63193562A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPS6134972A (ja) | バイポ−ラトランジスタ構造体 | |
| JPH0141014B2 (ja) | ||
| JPS5989457A (ja) | 半導体装置の製造方法 | |
| JPH02109340A (ja) | 高速バイポーラトランジスタ及びその製造方法 | |
| KR19980058438A (ko) | 반도체 소자의 실리사이드 형성 방법 | |
| JPS61251165A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JP2749019B2 (ja) | 半導体装置の製造方法 | |
| JPS581542B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6011459B2 (ja) | 拡散形半導体装置の製造方法 | |
| JPH01270270A (ja) | 半導体装置の製造方法 | |
| JPS6188543A (ja) | 半導体装置の製造方法 | |
| JPS6245180A (ja) | 半導体装置の製造方法 | |
| JPH07135215A (ja) | 半導体装置の製造方法 | |
| JPS6312380B2 (ja) | ||
| JPH02256242A (ja) | 半導体装置およびその製造方法 | |
| JPS61198673A (ja) | 半導体装置の製造方法 | |
| JPH0139225B2 (ja) | ||
| JPS60262465A (ja) | プレ−ナ型トランジスタの製造方法 | |
| JPH01119064A (ja) | 半導体装置の製造方法 | |
| JPS59208780A (ja) | トランジスタの製造方法 | |
| JPH065742B2 (ja) | 半導体装置の製造方法 | |
| JPH01120062A (ja) | 半導体装置の製造方法 | |
| JPS61147575A (ja) | 半導体装置の製造方法 | |
| JPS6365664A (ja) | 半導体集積回路の製造方法 |