JPH0141256B2 - - Google Patents
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- JPH0141256B2 JPH0141256B2 JP58207714A JP20771483A JPH0141256B2 JP H0141256 B2 JPH0141256 B2 JP H0141256B2 JP 58207714 A JP58207714 A JP 58207714A JP 20771483 A JP20771483 A JP 20771483A JP H0141256 B2 JPH0141256 B2 JP H0141256B2
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- etching
- semiconductor
- layer
- groove
- photoresist film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Semiconductor Lasers (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えば半導体レーザ素子、半導体
発光素子などの半導体基板上に2種類以上の半導
体層からなる積層を有する半導体装置について、
その互いに異なる半導体層にわたつてエツチング
を施す方法の改良に関するものである。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a semiconductor device having a stack of two or more types of semiconductor layers on a semiconductor substrate, such as a semiconductor laser device, a semiconductor light emitting device, etc.
The present invention relates to an improvement in a method of etching different semiconductor layers.
以下、半導体レーザ素子の場合を例にとつて説
明する。 Hereinafter, the case of a semiconductor laser device will be explained as an example.
第1図は半導体基板上に形成された半導体積層
体にこの層方向に直角方向のエツチング溝を形成
する従来の方法の主要段階における状態を示す断
面図である。ガリウム・ヒ素(GaAs)基板1の
上に第1の半導体層であるガリウム・アルミニウ
ム・ヒ素〔Ga1-XAlXAs、O<x<1)〕からなる
第1のクラツド層2、第2の半導体層である
GaAsからなる活性層3、およびGa1-XAlXAsか
らなる第2のクラツド層4を順次形成したもの
に、その第2のクラツド層4の表面から基板1に
達するエツチング溝を形成するものである。ま
ず、第1図aに示すように、第2のクラツド層4
の上にホトレジスト膜5を形成し、第1図bに示
すように、ホトレジスト膜5に微細なエツチング
用溝6を形成する。その後に、第1図cに示すよ
うに、このホトレジスト膜5をマスクとして、例
えばリアクテイブイオンエツチング(R.I.E.)な
どのドライエツチング法によつて、第2のクラツ
ド層4、活性層3および第1のクラツド層2を順
次エツチングをしてエツチング溝7を形成した
後、第1図dに示すように、ホトレジスト膜5を
除去してエツチング工程は完了していた。
FIG. 1 is a sectional view showing the main stages of a conventional method for forming etching grooves perpendicular to the layer direction in a semiconductor stack formed on a semiconductor substrate. On a gallium arsenide (GaAs) substrate 1, a first clad layer 2 consisting of gallium aluminum arsenide [Ga 1-X Al X As, O<x<1], which is a first semiconductor layer, is the semiconductor layer of
An active layer 3 made of GaAs and a second cladding layer 4 made of Ga 1-X Al It is. First, as shown in FIG. 1a, the second cladding layer 4 is
A photoresist film 5 is formed on the photoresist film 5, and a fine etching groove 6 is formed in the photoresist film 5, as shown in FIG. 1B. Thereafter, as shown in FIG. 1c, using this photoresist film 5 as a mask, the second cladding layer 4, the active layer 3, and the first After sequentially etching the cladding layer 2 to form an etching groove 7, the photoresist film 5 was removed, as shown in FIG. 1d, and the etching process was completed.
ところが、ドライエツチングによつて溝7を形
成する際のエツチング速度が、クラツド層2,4
を構成するGa1-XAlXAsの方が活性層3を構成す
るGaAsよりも遅いので、第1クラツド層2およ
び第2のクラツド層4のそれぞれと活性層3との
境界部分に段差を生じ、滑らかなエツチング溝側
壁が得られなかつた。 However, the etching speed when forming the groove 7 by dry etching is lower than that of the cladding layers 2 and 4.
Since Ga 1-X Al As a result, smooth etched groove sidewalls could not be obtained.
この発明は以上のような点に鑑みてなされたも
ので、ドライエツチングによつて生じたエツチン
グ溝側壁に生じた段差を適当なエツチング液によ
るウエツトエツチングによつて除去して、微細な
パターンのエツチング溝をその側壁が平滑なよう
に形成できる半導体のエツチング方法を提供する
ものである。
This invention has been made in view of the above-mentioned points, and it is possible to remove the step formed on the side wall of the etching groove due to dry etching by wet etching using an appropriate etching solution, thereby forming a fine pattern. The present invention provides a method for etching a semiconductor by which an etching groove can be formed with smooth sidewalls.
第2図はこの発明の一実施例の主要段階での状
態を示す断面図で、従来例と同一符号は同等部分
を示す。まず、ドライエツチング工程は第1図
a,bおよびcに示した従来例と全く同様にして
エツチング溝7を形成する。このとき、前述のよ
うにエツチング溝側壁に段差部を生じる。この実
施例ではこの段階ではホトレジスト膜5を除去せ
ず、これをマスクとしてドライエツチングでのエ
ツチング速度が遅く、凸状に残つた層、この例で
は第1の半導体層であるGa1-XAlXAsのみを選択
的にエツチングするエツチング液例えばフツ酸ま
たはフツ酸水溶液を用いて、第2図aに示すよう
に、第1の半導体層である第1のクラツド層2お
よび第2のクラツド層4と第2の半導体層である
活性層3との段差がなくなるまでウエツト・エツ
チングを施して、滑らかな側壁を有するエツチン
グ溝7aを得たのち、第2図bに示すように、ホ
トレジスト膜5を除去してこの実施例の工程は完
了する。
FIG. 2 is a cross-sectional view showing the main stages of an embodiment of the present invention, in which the same reference numerals as in the conventional example indicate the same parts. First, an etching groove 7 is formed in the dry etching process in exactly the same manner as in the conventional example shown in FIGS. 1a, b, and c. At this time, as described above, a stepped portion is generated on the side wall of the etching groove. In this example, the photoresist film 5 is not removed at this stage, and using this as a mask, dry etching is performed at a slow etching speed, and the remaining convex layer, in this example the first semiconductor layer, is Ga 1-X Al. Using an etching solution that selectively etches only XAs , such as hydrofluoric acid or a hydrofluoric acid aqueous solution, the first cladding layer 2, which is the first semiconductor layer, and the second cladding layer are etched, as shown in FIG. 2a. After wet etching is performed until there is no step difference between the active layer 3 and the active layer 3, which is the second semiconductor layer, to obtain an etched groove 7a with smooth sidewalls, the photoresist film 5 is etched as shown in FIG. The process of this example is completed by removing.
なお、この発明は半導体基板および半導体積層
体はGaAs、Ga1-XAlXAsに拘らず、インジウ
ム・リン(InP)、インジウム・ガリウム・ヒ
素・リン(InGaAsP)など種々の組合わせに適
用可能で、半導体積層構造も上例のレーザ素子構
造に限るものではないことは勿論である。 Note that this invention is applicable to various combinations of semiconductor substrates and semiconductor laminates, including indium phosphide (InP), indium gallium arsenic phosphorus (InGaAsP), and not only GaAs and Ga 1-X Al X As. Of course, the semiconductor laminated structure is not limited to the laser element structure of the above example.
以上説明したように、2種以上の半導体層から
なる積層体を有する半導体装置にその異種類の半
導体層にわたつてエツチングを施す場合、垂直な
エツチング側壁が得られるドライエツチング法
と、このドライエツチングのエツチング速度の違
いによつて生じる段差を除去するための選択的な
ウエツトエツチング法とを組合わせるのみで、微
細で、垂直かつその側壁が平滑なエツチング溝を
容易に得られる。
As explained above, when etching different types of semiconductor layers of a semiconductor device having a stacked body consisting of two or more types of semiconductor layers, there is a dry etching method that allows vertical etching sidewalls to be obtained, and this dry etching method. By simply combining this method with a selective wet etching method for removing steps caused by differences in etching speed, fine, vertical etched grooves with smooth side walls can be easily obtained.
第1図は半導体積層体にその層方向に垂直方向
のエツチング溝を形成する従来の方法の主要段階
における状態を示す断面図、第2図はこの発明の
一実施例の主要段階での状態を示す断面図であ
る。
図において、1は半導体基板、2,4はGa1-X
AlXAsからなるクラツド層(第1の半導体層)、
3はGaAsからなる活性層(第2の半導体層)、
7,7aはエツチング溝である。なお、図中同一
符号は同一または相当部分を示す。
FIG. 1 is a sectional view showing the main stages of a conventional method for forming etching grooves perpendicular to the layer direction of a semiconductor stack, and FIG. 2 shows the main stages of an embodiment of the present invention. FIG. In the figure, 1 is a semiconductor substrate, 2 and 4 are Ga 1-X
Cladding layer (first semiconductor layer) consisting of Al x As,
3 is an active layer (second semiconductor layer) made of GaAs,
7 and 7a are etching grooves. Note that the same reference numerals in the figures indicate the same or corresponding parts.
Claims (1)
る第1および第2の半導体層を有する積層体が形
成された半導体装置について、上記第1および第
2の半導体層にわたつて上記各層の面に垂直な方
向のエツチング溝を形成するに際して、ドライエ
ツチングによつて所要深さのエツチング溝を形成
する工程、および上記ドライエツチングの上記第
1の半導体層に対するエツチング速度が上記第2
の半導体層に対するエツチング速度より小さいこ
とによつて上記エツチング溝側壁に生じる段差
を、上記第1の半導体層のみを選択的にエツチン
グするエツチング液によるウエツトエツチングで
除去する工程を備えたことを特徴とする半導体の
エツチング方法。1. For a semiconductor device in which a stacked body having at least first and second semiconductor layers of different types is formed on a semiconductor substrate, a direction perpendicular to the plane of each layer across the first and second semiconductor layers. In forming the etching groove of the above, the etching groove of the required depth is formed by dry etching, and the etching rate of the dry etching for the first semiconductor layer is set to the second etching rate.
The method further comprises a step of removing a step formed on the side wall of the etching groove by wet etching using an etching solution that selectively etches only the first semiconductor layer. A method for etching semiconductors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58207714A JPS60100433A (en) | 1983-11-05 | 1983-11-05 | Etching method of semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58207714A JPS60100433A (en) | 1983-11-05 | 1983-11-05 | Etching method of semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60100433A JPS60100433A (en) | 1985-06-04 |
| JPH0141256B2 true JPH0141256B2 (en) | 1989-09-04 |
Family
ID=16544342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58207714A Granted JPS60100433A (en) | 1983-11-05 | 1983-11-05 | Etching method of semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60100433A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100513051B1 (en) * | 1998-12-30 | 2005-10-26 | 주식회사 하이닉스반도체 | Method for forming gate electrode of semiconductor device_ |
| JP7687146B2 (en) * | 2021-08-30 | 2025-06-03 | 住友電気工業株式会社 | Semiconductor optical device and its manufacturing method |
-
1983
- 1983-11-05 JP JP58207714A patent/JPS60100433A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60100433A (en) | 1985-06-04 |
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