JPH0150127B2 - - Google Patents
Info
- Publication number
- JPH0150127B2 JPH0150127B2 JP9656382A JP9656382A JPH0150127B2 JP H0150127 B2 JPH0150127 B2 JP H0150127B2 JP 9656382 A JP9656382 A JP 9656382A JP 9656382 A JP9656382 A JP 9656382A JP H0150127 B2 JPH0150127 B2 JP H0150127B2
- Authority
- JP
- Japan
- Prior art keywords
- amplifier circuit
- signal
- fixed contact
- terminal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 14
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、スイツチ、キヤパシタ、および能動
素子から構成されるスイツチト・キヤパシタ増幅
回路の構成に係り、特に、間欠的に動作する能動
素子の時間的有効利用のために、増幅された信号
を再び入力する方法を用いた多段増幅回路の構成
に関する。
素子から構成されるスイツチト・キヤパシタ増幅
回路の構成に係り、特に、間欠的に動作する能動
素子の時間的有効利用のために、増幅された信号
を再び入力する方法を用いた多段増幅回路の構成
に関する。
第１図に従来の多段増幅回路を示す。従来の多
段増幅回路は、一般に、電源電圧をVddとし、バ
イアス抵抗Rgo、負荷抵抗Rdo、能動素子Qo（ｎ
は、段数に比例した整数）により一段の増幅回路
が構成され、カツプリングコンデンサCc(o-1)によ
つて多段接続される。また、増幅される信号は、
信号入力端子Vioより入り、信号出力端子Vputよ
り増幅されて出力される。このため、従来の多段
増幅回路は、各段の出力信号を保持する機能を持
たないために、その段数に比例した能動素子、バ
イアス抵抗、負荷抵抗、およびカツプリングコン
デンサを必要とした。このため、多段増幅回路を
構成するためには、素子数が非常に多くなり、ま
た、集積化に際しては、正確で必要に応じた抵抗
を作ることが困難であり、また、カツプリングコ
ンデンサに必要とされる大きな容量のコンデンサ
も作ることが困難であるために、集積化には、適
さなかつた。更に、従来の多段増幅回路は、各段
をカツプリングコンデンサで接続されているの
で、直流信号からの増幅が不可能であつた。
段増幅回路は、一般に、電源電圧をVddとし、バ
イアス抵抗Rgo、負荷抵抗Rdo、能動素子Qo（ｎ
は、段数に比例した整数）により一段の増幅回路
が構成され、カツプリングコンデンサCc(o-1)によ
つて多段接続される。また、増幅される信号は、
信号入力端子Vioより入り、信号出力端子Vputよ
り増幅されて出力される。このため、従来の多段
増幅回路は、各段の出力信号を保持する機能を持
たないために、その段数に比例した能動素子、バ
イアス抵抗、負荷抵抗、およびカツプリングコン
デンサを必要とした。このため、多段増幅回路を
構成するためには、素子数が非常に多くなり、ま
た、集積化に際しては、正確で必要に応じた抵抗
を作ることが困難であり、また、カツプリングコ
ンデンサに必要とされる大きな容量のコンデンサ
も作ることが困難であるために、集積化には、適
さなかつた。更に、従来の多段増幅回路は、各段
をカツプリングコンデンサで接続されているの
で、直流信号からの増幅が不可能であつた。
本発明による多段増幅回路は、スイツチト・キ
ヤパシタ回路を用いることで、能動素子が間欠的
に動作し、各段の出力信号を保持することができ
るので、能動素子の時間的有効利用のために、増
幅された信号を保持し、再び入力することで、１
個の能動素子、および、１組の周辺素子により、
多段増幅回路の構成を可能としている。このた
め、従来の多段増幅回路と比べ低消費電力化が望
め、回路規模も大幅に減少でき、大きな容量のコ
ンデンサも必要としないので、集積化に適すると
いう利点を持ち、更に、カツプリングコンデンサ
を用いていないので、直流信号からの増幅も可能
である。
ヤパシタ回路を用いることで、能動素子が間欠的
に動作し、各段の出力信号を保持することができ
るので、能動素子の時間的有効利用のために、増
幅された信号を保持し、再び入力することで、１
個の能動素子、および、１組の周辺素子により、
多段増幅回路の構成を可能としている。このた
め、従来の多段増幅回路と比べ低消費電力化が望
め、回路規模も大幅に減少でき、大きな容量のコ
ンデンサも必要としないので、集積化に適すると
いう利点を持ち、更に、カツプリングコンデンサ
を用いていないので、直流信号からの増幅も可能
である。
次に、本発明の実施例として、４段増幅回路を
例にあげ、図面を参照して説明する。
例にあげ、図面を参照して説明する。
第２図に本発明の実施例である多段増幅回路を
示す。本実施例の多段増幅回路は、両接点スイツ
チS1，S2，S3，S4，S5，S6、片接点スイツチS7，
S8，S9，S10，S11，S12，S13、コンデンサCg1，
Cg2，Cd1，Cd2，Cb1，Cb2、電界効果トランジス
タ（FET）Ｑより構成されている。S1は、入力
信号をＱのゲートに印加するか又は、増幅された
信号をＱのゲートに印加するかを切り換えるスイ
ツチであり、S1の可動接点はＱのゲートに、一方
の固定接点は、入力端子に、もう一方の固定接点
は、S5，S13の可動接点に接続されている。S2，
S3，Cg1，Cg2で構成される回路は、バイアス回路
であり、S2の可動接点はCg1の一方の端子に、Cg1
のもう一方の端子は接地されている。S2の一方の
固定接点はＱのゲートに、もう一方の固定接点
は、接地されている。S3の可動接点は、Cg2の一
方の端子に接続され、Cg3のもう一方の端子は、
接地されている。S3の一方の固定接点はＱのゲー
トに、もう一方の固定接点は接地されている。
S4，S5，S6，S9，S10，Cd1，Cd2で構成される回
路は、負荷回路である。Cd1の一方の端子は、S4
の可動接点に、もう一方の端子は、S9の可動接点
とS8の固定接点に接続されている。Cd2の一方の
端子は、S6可動接点に、もう一方の端子は、S10
の可動接点、S11の固定接点に接続されている。
S4の一方の固定接点は、ＱのソースとS6の一方の
固定接点に、もう一方の固定接点は、S5の一方の
固定接点に接続されている。S9，S10の固定接点
は、電源電圧Vddに接続されている。S5の一方の
固定接点は、S4の一方の固定接点に、もう一方の
固定接点はS6の一方の固定接点に接続されてい
る。S7，S8，S11，S12，Cb1，Cb2で構成されてい
る回路は、増幅回路で生じるバイアス電圧を取り
除く回路である。Cb1の一方の端子はS7の固定接
点、S8の可動接点に接続され、もう一方の端子は
接地されている。S7の可動接点はバイアス電圧
Vbに接続されている。Cb2の一方の端子は、S11
の可動接点、S12の固定接点に接続され、もう一
方の端子は接地されている。S12の可動接点は、
バイアス電圧Vbに接続されている。S13は、多段
増幅回路の出力信号を取り出すスイツチで、可動
接点は、S5の可動接点、S1の一方の固定接点に、
固定接点は、出力端子に接続されている。
示す。本実施例の多段増幅回路は、両接点スイツ
チS1，S2，S3，S4，S5，S6、片接点スイツチS7，
S8，S9，S10，S11，S12，S13、コンデンサCg1，
Cg2，Cd1，Cd2，Cb1，Cb2、電界効果トランジス
タ（FET）Ｑより構成されている。S1は、入力
信号をＱのゲートに印加するか又は、増幅された
信号をＱのゲートに印加するかを切り換えるスイ
ツチであり、S1の可動接点はＱのゲートに、一方
の固定接点は、入力端子に、もう一方の固定接点
は、S5，S13の可動接点に接続されている。S2，
S3，Cg1，Cg2で構成される回路は、バイアス回路
であり、S2の可動接点はCg1の一方の端子に、Cg1
のもう一方の端子は接地されている。S2の一方の
固定接点はＱのゲートに、もう一方の固定接点
は、接地されている。S3の可動接点は、Cg2の一
方の端子に接続され、Cg3のもう一方の端子は、
接地されている。S3の一方の固定接点はＱのゲー
トに、もう一方の固定接点は接地されている。
S4，S5，S6，S9，S10，Cd1，Cd2で構成される回
路は、負荷回路である。Cd1の一方の端子は、S4
の可動接点に、もう一方の端子は、S9の可動接点
とS8の固定接点に接続されている。Cd2の一方の
端子は、S6可動接点に、もう一方の端子は、S10
の可動接点、S11の固定接点に接続されている。
S4の一方の固定接点は、ＱのソースとS6の一方の
固定接点に、もう一方の固定接点は、S5の一方の
固定接点に接続されている。S9，S10の固定接点
は、電源電圧Vddに接続されている。S5の一方の
固定接点は、S4の一方の固定接点に、もう一方の
固定接点はS6の一方の固定接点に接続されてい
る。S7，S8，S11，S12，Cb1，Cb2で構成されてい
る回路は、増幅回路で生じるバイアス電圧を取り
除く回路である。Cb1の一方の端子はS7の固定接
点、S8の可動接点に接続され、もう一方の端子は
接地されている。S7の可動接点はバイアス電圧
Vbに接続されている。Cb2の一方の端子は、S11
の可動接点、S12の固定接点に接続され、もう一
方の端子は接地されている。S12の可動接点は、
バイアス電圧Vbに接続されている。S13は、多段
増幅回路の出力信号を取り出すスイツチで、可動
接点は、S5の可動接点、S1の一方の固定接点に、
固定接点は、出力端子に接続されている。
つぎに、本発明の多段増幅回路の動作を説明す
る。本発明の多段増幅回路は４相のクロツクで動
作し、図中の各スイツチに記した番号に対応する
クロツクの相によりスイツチをONにすることに
より、第１図に示した従来の多段増幅回路と等価
な動作をする。第２図中のS2，S3，Cg1，Cg2で構
成されるバイアス回路において、S2，S3をONに
する周期をＴとすると、その等価抵抗Rgは次式
で表わされる。
る。本発明の多段増幅回路は４相のクロツクで動
作し、図中の各スイツチに記した番号に対応する
クロツクの相によりスイツチをONにすることに
より、第１図に示した従来の多段増幅回路と等価
な動作をする。第２図中のS2，S3，Cg1，Cg2で構
成されるバイアス回路において、S2，S3をONに
する周期をＴとすると、その等価抵抗Rgは次式
で表わされる。
Rg＝１／Cg1Ｔ＝−１／Cg2Ｔ (1)
S4，S5，S6，S9，S10，Cd1，Cd2で構成される
回路は、負荷回路において、S4，S5，S6，S9，
S10をONにする周期をＴとすると、その等価抵
抗Rdは、次式で表わされる。
回路は、負荷回路において、S4，S5，S6，S9，
S10をONにする周期をＴとすると、その等価抵
抗Rdは、次式で表わされる。
Rd＝１／Cd1Ｔ＝１／Cd2Ｔ (2)
つぎに、FETからの出力信号、すなわちCd1、
又は、Cd2の両端に生じる電圧V0は、FETのゲー
トに加わる信号電圧をVi、１段当りの増幅回路を
ｋ、増幅回路により生じるバイアス電圧をVbbと
すると次式により表わされる。
又は、Cd2の両端に生じる電圧V0は、FETのゲー
トに加わる信号電圧をVi、１段当りの増幅回路を
ｋ、増幅回路により生じるバイアス電圧をVbbと
すると次式により表わされる。
Vp＝kVi＋Vdd−Vbb (3)
ここで、Vdd−Vbb＝Vbとすると、
Vp＝kVi＋Vb (4)
となる。必要な出力信号は第２式中のkViである
で、FETの出力信号VpからVbを差し引くことが
必要となる。このVbを差し引く回路が、S7，S8，
S11，S12，Cb1，Cb2で構成される回路である。第
２図に示す多段増幅回路の信号の流れは、クロツ
クの第１相目で入力信号Vioを増幅し、第２、３、
４相目で増幅された信号を再入力し、次の第１相
目で出力信号Vputとして取り出している。
で、FETの出力信号VpからVbを差し引くことが
必要となる。このVbを差し引く回路が、S7，S8，
S11，S12，Cb1，Cb2で構成される回路である。第
２図に示す多段増幅回路の信号の流れは、クロツ
クの第１相目で入力信号Vioを増幅し、第２、３、
４相目で増幅された信号を再入力し、次の第１相
目で出力信号Vputとして取り出している。
本発明にかかる多段増幅回路は、上述のよう
に、構成され動作するので、構成を簡単にでき、
かつ消費電力を低減できかつ、集積回路化に好適
するとともに直流信号からの増幅も可能なもので
ある。
に、構成され動作するので、構成を簡単にでき、
かつ消費電力を低減できかつ、集積回路化に好適
するとともに直流信号からの増幅も可能なもので
ある。
第１図は、従来の抵抗とキヤパシタにより構成
された４段増幅回路、第２図は、本発明の実施例
である多段増幅回路。 Ｑ……トランジスタ、S1，S2，S3，S4，S5，
S6，S7，S8，S9，S10，S11，S12，S13……スイツ
チ、Cg1，Cg2，Cb1，Cb2，Cd1，Cd2……コンデン
サ。
された４段増幅回路、第２図は、本発明の実施例
である多段増幅回路。 Ｑ……トランジスタ、S1，S2，S3，S4，S5，
S6，S7，S8，S9，S10，S11，S12，S13……スイツ
チ、Cg1，Cg2，Cb1，Cb2，Cd1，Cd2……コンデン
サ。
Claims (1)
- 【特許請求の範囲】 １ スイツチト・キヤパシタ増幅回路において、 信号を増幅する能動素子と、 前記能動素子の入力側に接続され、スイツチ
ト・キヤパシタからなる複数個のバイアス回路
と、 前記能動素子の出力側に接続され、スイツチ
ト・キヤパシタからなる複数個の負荷回路と、 信号を入力した後、前記複数個のバイアス回路
と前記複数個の負荷回路を切り換えて信号を保
存・巡回させ前記能動素子に多段増幅を行わせる
切換手段とを有することを特徴とする多段増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9656382A JPS58213516A (ja) | 1982-06-06 | 1982-06-06 | 多段増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9656382A JPS58213516A (ja) | 1982-06-06 | 1982-06-06 | 多段増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213516A JPS58213516A (ja) | 1983-12-12 |
| JPH0150127B2 true JPH0150127B2 (ja) | 1989-10-27 |
Family
ID=14168500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9656382A Granted JPS58213516A (ja) | 1982-06-06 | 1982-06-06 | 多段増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213516A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4811339B2 (ja) * | 2006-09-21 | 2011-11-09 | 株式会社デンソー | Ａ／ｄ変換器 |
-
1982
- 1982-06-06 JP JP9656382A patent/JPS58213516A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58213516A (ja) | 1983-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5220286A (en) | Single ended to fully differential converters | |
| US5490099A (en) | Method of multiplying an analog value by a digital value | |
| JPS6244597Y2 (ja) | ||
| JP2835347B2 (ja) | サンプリンングされたアナログ電流蓄積用回路 | |
| US4531106A (en) | Switched capacitor circuits | |
| US4400637A (en) | Integrator with sampling stage | |
| US4398099A (en) | Switched-capacitance amplifier, a switched-capacitance filter and a charge-transfer filter comprising an amplifier of this type | |
| JP2762868B2 (ja) | 電圧比較回路 | |
| US4806874A (en) | Switched capacitor amplifier circuit | |
| EP0483419A1 (en) | Fully differential sample and hold adder circuit | |
| Steyaert et al. | Switched-Opamp, a technique for realising full CMOS switched-capacitor filters at very low voltages | |
| JPH0429246B2 (ja) | ||
| US4425550A (en) | Charge pump amplifier | |
| JPH0150127B2 (ja) | ||
| JPS63278406A (ja) | 集積回路用高精度増幅回路 | |
| KR850007721A (ko) | 신호비교회로 및 그 방법과 리미터 및 신호처리기 | |
| JP2501311B2 (ja) | アクティブ・ロ−パス・フィルタ | |
| JPH1051270A (ja) | スイッチトキャパシタ回路 | |
| JP3033346B2 (ja) | サンプルホールド回路 | |
| JPH0219002A (ja) | マイクロ波増幅回路 | |
| JP2627499B2 (ja) | スイツチト・キヤパシタ・フイルタ回路 | |
| JPH0512884B2 (ja) | ||
| JPH03195109A (ja) | 差動増幅回路 | |
| JPS583072A (ja) | アナログ信号乗算回路 | |
| JPH0316804B2 (ja) |