JPH0154797B2 - - Google Patents
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- Publication number
- JPH0154797B2 JPH0154797B2 JP56157506A JP15750681A JPH0154797B2 JP H0154797 B2 JPH0154797 B2 JP H0154797B2 JP 56157506 A JP56157506 A JP 56157506A JP 15750681 A JP15750681 A JP 15750681A JP H0154797 B2 JPH0154797 B2 JP H0154797B2
- Authority
- JP
- Japan
- Prior art keywords
- mos
- field effect
- mos field
- effect transistor
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Landscapes
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、相補形MOS電界効果トランジスタ
（以下Ｃ・MOSという）スタテイツクRAM
（Random ccess Memory）等の半導体センスア
ンプの改良に関するものである。
（以下Ｃ・MOSという）スタテイツクRAM
（Random ccess Memory）等の半導体センスア
ンプの改良に関するものである。
現在のＣ・MOSスタテイツクRAMの半導体セ
ンスアンプは、第１図に示すように、Ｐチヤンネ
ル形MOS電界効果トランジスタ（以下Ｐ・MOS
という）F1，F2とＮチヤンネル形MRS電界効果
トランジスタ（以下Ｎ・MOSという）F3，F4を
差動増幅形式に結線し、Ｎ・MOS・F3，F4のソ
ースを定電流源用Ｎ・MOS・F5のドレインに接
続したものである。
ンスアンプは、第１図に示すように、Ｐチヤンネ
ル形MOS電界効果トランジスタ（以下Ｐ・MOS
という）F1，F2とＮチヤンネル形MRS電界効果
トランジスタ（以下Ｎ・MOSという）F3，F4を
差動増幅形式に結線し、Ｎ・MOS・F3，F4のソ
ースを定電流源用Ｎ・MOS・F5のドレインに接
続したものである。
この回路の動作を説明する。
Ｐ・MOSは入力信号が高レベル（以下Ｈとい
う）のときオフし、低レベル（以下Ｌという）の
ときオンする。Ｎ・MOSはＨのときオンし、Ｌ
のときオフする。
う）のときオフし、低レベル（以下Ｌという）の
ときオンする。Ｎ・MOSはＨのときオンし、Ｌ
のときオフする。
第１図において、いま、Ｄ端子にＨの信号を、
Ｄ端子にＬの信号を入力すると同時にＮ・
MOS・F5のゲートＧにＨの信号を入力すると、
Ｎ・MOS・F3とＮ・MOS・F5がオンして電源
VDDはＰ・MOS・F1・Ｎ・MOS・F3，Ｎ・
MOS・F5を通して電流を流す。このときＰ・
MOS・F1とＮ・MOS・F3のドレインはＬになつ
ているので、Ｐ・MOS・F2はオンするが、Ｎ・
MOS・F4はオフしているため、Ｐ・MOS・F2と
Ｎ・MOS・F4のドレインは電源VDDが印加され
てＨとなり、出力端子outはＨの信号を出力する。
また、Ｄ端子にＬの信号を端子にＨの信号を入
力すると同時にＮ・MOS・F5のゲートＧにＨの
信号を入力すると、Ｎ・MOS・F4とＮ・MOS・
F5がオンしてＮ・MOS・F4，Ｎ・MOS・F5を通
して過度電流が流れ、出力端子outはＬの信号を
出力する。
Ｄ端子にＬの信号を入力すると同時にＮ・
MOS・F5のゲートＧにＨの信号を入力すると、
Ｎ・MOS・F3とＮ・MOS・F5がオンして電源
VDDはＰ・MOS・F1・Ｎ・MOS・F3，Ｎ・
MOS・F5を通して電流を流す。このときＰ・
MOS・F1とＮ・MOS・F3のドレインはＬになつ
ているので、Ｐ・MOS・F2はオンするが、Ｎ・
MOS・F4はオフしているため、Ｐ・MOS・F2と
Ｎ・MOS・F4のドレインは電源VDDが印加され
てＨとなり、出力端子outはＨの信号を出力する。
また、Ｄ端子にＬの信号を端子にＨの信号を入
力すると同時にＮ・MOS・F5のゲートＧにＨの
信号を入力すると、Ｎ・MOS・F4とＮ・MOS・
F5がオンしてＮ・MOS・F4，Ｎ・MOS・F5を通
して過度電流が流れ、出力端子outはＬの信号を
出力する。
このような半導体センスアンプでは、定電流源
用Ｎ・MOS・F5のＷ／Ｌ（Ｗ：チヤンネル幅，
Ｌ：チヤンネル長）を大きくして高速用に用いる
ため、消費電力が大きくなる欠点があつた。
用Ｎ・MOS・F5のＷ／Ｌ（Ｗ：チヤンネル幅，
Ｌ：チヤンネル長）を大きくして高速用に用いる
ため、消費電力が大きくなる欠点があつた。
本発明は、前記欠点を除去するためになされた
ものであり、その特徴は、Ｐ・MOS・F1，F2と
Ｎ・MOS・F3，F4をＣ・MOSインバータ形式に
結線し、定電流源用Ｎ・MOS・F5のゲートを
Ｐ・MOS・F1とＮ・MOS・F3のドレインに接続
したことにある。
ものであり、その特徴は、Ｐ・MOS・F1，F2と
Ｎ・MOS・F3，F4をＣ・MOSインバータ形式に
結線し、定電流源用Ｎ・MOS・F5のゲートを
Ｐ・MOS・F1とＮ・MOS・F3のドレインに接続
したことにある。
以下、実施例とともに本発明を詳細に説明す
る。第２図は、本発明の一実施例の構成を示す図
であり、第１図と同一の機能を有するものは同一
記号を付けてある。
る。第２図は、本発明の一実施例の構成を示す図
であり、第１図と同一の機能を有するものは同一
記号を付けてある。
本実施例は、第２図に示すように、Ｐ・
MOS・F1，F2とＮ・MOS・F3，F4をＣ・MOS
インバータ形式に結線し、定電流源用Ｎ・
MOS・F5のゲートをＰ・MOS・F1とＮ・
MOS・F3のドレインに接続した半導体センスア
ンプであり、図中、VDDは電源、Ｄ，は相反す
る信号の入力端子、outは出力端子である。
MOS・F1，F2とＮ・MOS・F3，F4をＣ・MOS
インバータ形式に結線し、定電流源用Ｎ・
MOS・F5のゲートをＰ・MOS・F1とＮ・
MOS・F3のドレインに接続した半導体センスア
ンプであり、図中、VDDは電源、Ｄ，は相反す
る信号の入力端子、outは出力端子である。
次に本実施例の動作を説明する。
Ｐ・MOSは入力信号がＨのときオフ、Ｌのと
きオンし、Ｎ・MOSはＨのときオン、Ｌのとき
オフする。
きオンし、Ｎ・MOSはＨのときオン、Ｌのとき
オフする。
第２図において、いま、Ｄ端子にＨの信号を、
Ｄ端子にＬの信号をそれぞれ入力すると、Ｐ・
MOS・F1とＮ・MOS・F4Dはオフで、Ｐ・
MOS・F2とＮ・MOS・F3はオンするが、Ｐ・
MOS・F1がオフであるため、電源VDDはＰ・
MOS・F1とＮ・MOS・F3のドレインに印加され
ず、該ドレインはＬのままであり、Ｎ・MOS・
F5はオンしない。この結果、Ｐ・MOS・F2と
Ｎ・MOS・F4のドレインはＨとなり、出力端子
outはＨ信号を出力する。次にＤ端子にＬの信号
を端子にＨの信号をそれぞれ入力すると、Ｐ・
MOS・F1とＮ・MOS・F4はオンし、Ｐ・
MOS・F2とＮ・MOS・F3はオフする。この結
果、Ｐ・MOS・F1AとＮ・MOS・F3のドレイン
は電源VDDが印加され、Ｈとなるので、Ｎ・
MOS・F5がオンして電流が流れる。このとき
Ｐ・MOS・F2とＮ・MOS・F4のドレインはＰ・
MOS・F2がオンして電源VDDが印加されないた
めＬとなり、出力端子outはＬ信号を出力する。
Ｄ端子にＬの信号をそれぞれ入力すると、Ｐ・
MOS・F1とＮ・MOS・F4Dはオフで、Ｐ・
MOS・F2とＮ・MOS・F3はオンするが、Ｐ・
MOS・F1がオフであるため、電源VDDはＰ・
MOS・F1とＮ・MOS・F3のドレインに印加され
ず、該ドレインはＬのままであり、Ｎ・MOS・
F5はオンしない。この結果、Ｐ・MOS・F2と
Ｎ・MOS・F4のドレインはＨとなり、出力端子
outはＨ信号を出力する。次にＤ端子にＬの信号
を端子にＨの信号をそれぞれ入力すると、Ｐ・
MOS・F1とＮ・MOS・F4はオンし、Ｐ・
MOS・F2とＮ・MOS・F3はオフする。この結
果、Ｐ・MOS・F1AとＮ・MOS・F3のドレイン
は電源VDDが印加され、Ｈとなるので、Ｎ・
MOS・F5がオンして電流が流れる。このとき
Ｐ・MOS・F2とＮ・MOS・F4のドレインはＰ・
MOS・F2がオンして電源VDDが印加されないた
めＬとなり、出力端子outはＬ信号を出力する。
以上説明した如く、本発明によれば、Ｐ・
MOS・F1とＮ・MOS・F3ドレインがＨになつた
ときだけ電流を流すようにしたので、消費電流を
減少させることができる。特にRAMのデータを
並列に出力する際、複数個の半導体センスアンプ
を並列に設けて使用するため、その効果は大であ
る。
MOS・F1とＮ・MOS・F3ドレインがＨになつた
ときだけ電流を流すようにしたので、消費電流を
減少させることができる。特にRAMのデータを
並列に出力する際、複数個の半導体センスアンプ
を並列に設けて使用するため、その効果は大であ
る。
第１図は、差動増幅形式に結線した半導体セン
スアンプの回路構成を示す図、第２図は、本発明
の一実施例の回路構成を示す図である。 F1，2……Ｐ・MOS、F3，F4……Ｎ・MOS、
VDD……電源、F5……定電流源用Ｎ・MOS、Ｄ，
Ｄ……相反信号入力端子、out……出力端子。
スアンプの回路構成を示す図、第２図は、本発明
の一実施例の回路構成を示す図である。 F1，2……Ｐ・MOS、F3，F4……Ｎ・MOS、
VDD……電源、F5……定電流源用Ｎ・MOS、Ｄ，
Ｄ……相反信号入力端子、out……出力端子。
Claims (1)
- 【特許請求の範囲】 １ ゲート間に入力信号が供給される第１、第
2MOS電界効果トランジスタと、上記第1MOS電
界効果トランジスタのドレインからの出力が与え
られる出力点と、上記第１、第2MOS電界効果ト
ランジスタのドレイン側に設けられた負荷手段
と、上記第１、第2MOS電界効果トランジスタの
ソース側に設けられた第3MOS電界効果トランジ
スタとを備えてなり、上記第2MOS電界効果トラ
ンジスタのドレイン出力によつて上記第3MOS電
界効果トランジスタの導通状態を制御するように
してなることを特徴とする半導体センスアンプ。 ２ 上記第１ないし第3MOS電界効果トランジス
タが第１チヤンネル形MOS電界効果トランジス
タからなり、上記負荷手段が、上記第1MOS電界
効果トランジスタのゲート、ドレインにゲート、
ドレインが結合された第２チヤンネル形MOS電
界効果トランジスタ、及び上記第2MOS電界効果
トランジスタのゲート、ドレインにゲート、ドレ
インが結合された第２チヤンネル形MOS電界効
果トランジスタからなることを特徴とする特許請
求の範囲第１項記載の半導体センスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157506A JPS5860486A (ja) | 1981-10-05 | 1981-10-05 | 半導体センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157506A JPS5860486A (ja) | 1981-10-05 | 1981-10-05 | 半導体センスアンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5860486A JPS5860486A (ja) | 1983-04-09 |
| JPH0154797B2 true JPH0154797B2 (ja) | 1989-11-21 |
Family
ID=15651165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56157506A Granted JPS5860486A (ja) | 1981-10-05 | 1981-10-05 | 半導体センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860486A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2621140B2 (ja) * | 1986-06-20 | 1997-06-18 | 三菱電機株式会社 | センスアンプ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52144239A (en) * | 1976-05-27 | 1977-12-01 | Mitsubishi Electric Corp | Sense circuit |
| JPS5694575A (en) * | 1979-12-27 | 1981-07-31 | Toshiba Corp | Complementary mos sense circuit |
-
1981
- 1981-10-05 JP JP56157506A patent/JPS5860486A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5860486A (ja) | 1983-04-09 |
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