JPH0157830B2 - - Google Patents
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- JPH0157830B2 JPH0157830B2 JP59130040A JP13004084A JPH0157830B2 JP H0157830 B2 JPH0157830 B2 JP H0157830B2 JP 59130040 A JP59130040 A JP 59130040A JP 13004084 A JP13004084 A JP 13004084A JP H0157830 B2 JPH0157830 B2 JP H0157830B2
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- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T5/00—Image enhancement or restoration
- G06T5/20—Image enhancement or restoration using local operators
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、デイジタル画像処理を行う画像処
理方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an image processing method for performing digital image processing.
従来、この種の画像処理方式において、デイジ
タル画像に対してアフイン変換を施す処理では、
アフイン変換をＡ、デイジタル画像の格子点の座
標値をＰ、座標値ｑに対応する変換前及び変換後
の画素値をそれぞれｄ（ｑ）及びd′（ｑ）とする
と、
d′（ｑ）←ｄ｛ｆ（A-1P）｝ ……(1)
と記述することができる。ただし、矢印は、矢印
の左辺に矢印の右辺を代入することを示し、A-1
はＡの逆変換を示し、ｆ（ｑ）はｑに対して四拾
五入や切り拾てなどのデイジタル化操作を施した
結果を示す。また、実際の画像処理においては、
処理の対象となる画像の座標値の上限及び下限が
存在する。ｘ及びｙ座標の上限及び下限をそれぞ
れxnax，xnio，ynax，ynioとし、座標値ｑのｘ及び
ｙ座標をそれぞれqx，qyとすると、上記ｄ（ｑ）
は、下記(2)式の条件を満足する必要がある。
Conventionally, in this type of image processing method, the process of applying affine transformation to a digital image involves
If the affine transformation is A, the coordinate value of the grid point of the digital image is P, and the pixel values before and after the transformation corresponding to the coordinate value q are d(q) and d'(q), respectively, then d'(q) ←d{f(A -1 P)} ...(1) It can be written as. However, the arrow indicates that the right side of the arrow is assigned to the left side of the arrow, and A -1
represents the inverse transformation of A, and f(q) represents the result of digitizing q, such as digitizing or cutting. In addition, in actual image processing,
There are upper and lower limits for the coordinate values of the image to be processed. If the upper and lower limits of the x and y coordinates are x nax , x nio , y nax , and y nio , respectively, and the x and y coordinates of coordinate value q are qx and qy, respectively, then the above d(q)
must satisfy the condition of equation (2) below.
xnio≦qx≦xnax
ynio≦qy≦ynax ……(2)
したがつて、上記(2)式の条件が成立しない場合
は定義されないので、値が定義されないことを示
す特殊な値（例えば０）であると定義することが
できる。 x nio < qx < For example, it can be defined as 0).
さて、従来の画像処理方式においては、上記(1)
式に示す処理を画像の全格子点に対して遂次的に
行つていた。第１図は従来の画像処理方式の一例
を示すフローチヤート図である。第１図において
は、説明を簡単にするために、xnio＝ynio＝０，
xnax＝ynax＝Ｎ−１，ｘ，ｙのきざみを１として
いる。図に示す様に、Ｓ１及びＳ２では格子点を
表わす変数であるｘ及びｙに初期値０を代入して
いる。Ｓ３では、ｘ及びｙにアフイン変換を定め
る行列Ａの逆行列A-1を乗ずることにより、ｘ及
びｙで指定される格子点が保持するデータｄ（ｘ，
ｙ）を格納すべき格子点の座標であるｘ１及びｙ
１を求めている。Ｓ４及びＳ５ではｘ１及びｙ１
が座標値の上限及び下限である０とＮ―１の間に
あるか否かを判定している。判定の結果が真であ
れば、Ｓ６においてｄ（ｘ，ｙ）をｄ（ｘ１，ｙ
１）に代入し、偽りであれば、Ｓ７において未定
義値を示す値である０をｄ（ｘ１，ｙ１）に代入
する。Ｓ８では、次の格子点に対する処理を行う
ために、ｙを１だけ増している。Ｓ９では、ｙが
上限Ｎ―１を超えたか否かを判定し、超えていな
ければＳ３にもどる。超えていれば、Ｓ１０にお
いてｘを１だけ増し、Ｓ１１においてｘが上限Ｎ
―１を超えたか否かを判定する。ｘが上限Ｎ―１
を超えていなければＳ２にもどり、超えていれば
処理を終了する。以上の説明から明らかな様に、
Ｓ３，Ｓ４，Ｓ８及びＳ９の各ステツプはN2回
だけ実行される。また、Ｓ４で真又は偽りである
と判定される回数をk4t及びk4f，Ｓ５で真又は偽
りであると判定される回数をk5t及びk5fとする
と、Ｓ５，Ｓ６及びＳ７が実行される回数k5，k6
及びk7に対して以下に示す関係式が成り立つ。 Now, in conventional image processing methods, the above (1)
The process shown in the equation was sequentially performed on all grid points of the image. FIG. 1 is a flowchart showing an example of a conventional image processing method. In Fig. 1, x nio = y nio = 0,
x nax =y nax =N-1, where the increments of x and y are set to 1. As shown in the figure, in S1 and S2, initial values 0 are assigned to x and y, which are variables representing grid points. In S3, data d ( x,
x1 and y, which are the coordinates of the grid point where y) is to be stored.
I'm looking for 1. x1 and y1 in S4 and S5
It is determined whether the coordinate values are between 0 and N-1, which are the upper and lower limits of the coordinate values. If the result of the determination is true, d(x, y) is changed to d(x1, y
1), and if it is false, 0, which is a value indicating an undefined value, is substituted into d(x1, y1) in S7. In S8, y is incremented by 1 in order to process the next grid point. In S9, it is determined whether y exceeds the upper limit N-1, and if it does not, the process returns to S3. If it exceeds, x is increased by 1 in S10, and x is set to the upper limit N in S11.
- Determine whether the value exceeds 1. x is the upper limit N-1
If it does not exceed this, the process returns to S2, and if it does, the process ends. As is clear from the above explanation,
Each step S3, S4, S8 and S9 is executed N2 times. Furthermore, if the number of times determined to be true or false in S4 is k 4 t and k 4 f, and the number of times determined to be true or false in S5 is k 5 t and k 5 f, then S5, S6 and Number of times S7 is executed k 5 , k 6
The following relational expression holds true for and k 7 .
｛k5＝k4t＝N2−k4f
k6＝k5t＝N2−k4f−k5f
k7＝k4f＋k5f｝
したがつて、k5，k6，k7の総和は、
k5＋k6＋k7＝2N2−k4f≧N2
となる。それゆえ、第１図に示す様な画像処理に
は、格子点の総数、すなわちN2に比例した処理
時間を消費することが明らかであり、高速なアフ
イン変換を実行し得ないという欠点があつた。 {k 5 =k 4 t=N 2 −k 4 f k 6 =k 5 t=N 2 −k 4 f−k 5 f k 7 =k 4 f+k 5 f} Therefore, k 5 , k 6 , k 7 The total sum is k 5 +k 6 +k 7 =2N 2 −k 4 f≧N 2 . Therefore, it is clear that image processing as shown in Figure 1 consumes processing time proportional to the total number of grid points, that is, N2 , and has the disadvantage that high-speed affine transformation cannot be performed. Ta.
この発明は、上記の様な従来のものの欠点を改
善する目的でなされたもので、２次元座標平面上
の格子点に対応する単位プロセツサ群から成るプ
ロセツサ・アレイを用いて、このプロセツサ・ア
レイの各単位プロセツサが、該当単位プロセツサ
に対応する格子点の原座標にアフイン変換の逆変
換を施して目的座標を得て、この目的座標に対応
する単位プロセツサに原座標を転送し、この原座
標を受け取つた目的座標に対応する単位プロセツ
サが、その画素値を原座標に対応する単位プロセ
ツサに転送する処理を、各格子点ごとに並列に行
うことにより、高速なアフイン変換の処理を実現
できる様にした画像処理方式を提供するものであ
る。
This invention was made with the aim of improving the drawbacks of the conventional ones as described above, and uses a processor array consisting of a group of unit processors corresponding to grid points on a two-dimensional coordinate plane. Each unit processor performs the inverse affine transformation on the original coordinates of the grid point corresponding to the unit processor to obtain the target coordinates, transfers the original coordinates to the unit processor corresponding to the target coordinates, and converts the original coordinates into The unit processor corresponding to the received target coordinates transfers the pixel value to the unit processor corresponding to the original coordinates in parallel for each grid point, making it possible to achieve high-speed affine transformation processing. This provides an image processing method that uses
以下、この発明の実施例を図について説明す
る。第２図はこの発明の一実施例である画像処理
方式を示すブロツク構成図である。図において、
１は単位プロセツサであり、デイジタル画像の格
子点に対応して、Ｎ×Ｎ個配置されている。な
お、図中の左下の単位プロセツサ１がｘ＝xnio，
ｙ＝ynioに、右上の単位プロセツサ１がｘ＝xnax，
ｙ＝ynaxにそれぞれ対応する。２と３は各単位プ
ロセツサ１間を接続する信号線であり、それぞれ
ｘ及びｙ方向に隣接する単位プロセツサ１を接続
している。また、ｘ及びｙ座標の上限及び下限に
相当する単位プロセツサ１も、各信号線２又は３
を介して相互に接続されている。４は制御プロセ
ツサであり、単位プロセツサ１の集合から成るプ
ロセツサ・アレイにデータを入力したり、プロセ
ツサ・アレイからデータを受け取ることができる
ものである。制御プロセツサ４からデータをプロ
セツサ・アレイに入力する場合は、信号線５及び
セレクタ６を介してｘ＝xnio，ｙ＝ynioに相当す
る単位プロセツサ１にデータを入力する。セレク
タ６は、ｘ＝xnax，ｙ＝ynaxに相当する単位プロ
セツサ１から信号線２を介して送られるデータ
と、制御プロセツサ４から信号線５を介して送ら
れるデータを、制御プロセツサ４から供給される
信号線７によつて選択される。なお、制御プロセ
ツサ４とセレクタ６の構成は、この発明には直接
的な関係を持たないので、その詳細な説明は省略
する。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 2 is a block diagram showing an image processing system according to an embodiment of the present invention. In the figure,
Reference numeral 1 denotes unit processors, and N×N unit processors are arranged corresponding to the grid points of the digital image. Note that the unit processor 1 at the bottom left in the figure is x=x nio ,
At y=y nio , the unit processor 1 on the upper right is x=x nax ,
y=y nax , respectively. Signal lines 2 and 3 connect the unit processors 1, and connect adjacent unit processors 1 in the x and y directions, respectively. In addition, the unit processor 1 corresponding to the upper and lower limits of x and y coordinates is also connected to each signal line 2 or 3.
are interconnected through. A control processor 4 is capable of inputting data to a processor array made up of a set of unit processors 1 and receiving data from the processor array. When inputting data from the control processor 4 to the processor array, the data is inputted via the signal line 5 and selector 6 to the unit processor 1 corresponding to x=x nio and y=y nio . The selector 6 selects data sent from the unit processor 1 via the signal line 2 corresponding to x=x nax and y=y nax and data sent from the control processor 4 via the signal line 5 from the control processor 4. It is selected by the supplied signal line 7. It should be noted that the configurations of the control processor 4 and selector 6 have no direct relationship to the present invention, so a detailed explanation thereof will be omitted.
第３図は、第２図の画像処理方式において、各
単位プロセツサ間を接続する信号線の構成を示す
図で、第２図と同一符号は同一、又は相当の構成
要素であるので、その説明は省略する。また、信
号の伝播方向は、各信号線に対して図の矢印の方
向で示してある。図において、２ａ及び３ａはデ
ータを転送する信号線であり、ｘ及びｙ座標の小
さい単位プロセツサ１から大きい単位プロセツサ
１にデータが転送される。また、ｘ＝xnio，ｙ＝
ynioの単位プロセツサ１及びｘ＝xnax，ｙ＝ynax
の単位プロセツサ１は、前述した様に、制御プロ
セツサ４との間でデータの転送を行うことができ
る。この様に各信号線２ａ及び３ａを介して転送
されるデータには、デイジタル画像の画素値，座
標値，アフイン変換を定める行列，単位プロセツ
サ１に与える命令及び制御情報等がある。２ｂ及
び３ｂはデータの転送を要求する１ビツトの信号
線（REQX及びREQYという）であり、信号線
の値が「１」の時、ｘ及びｙ座標の小さい単位プ
ロセツサ１から大きい単位プロセツサ１へデータ
が転送される。２ｃ及び３ｃはデータの転送を許
可する１ビツトの信号線（RPLYX及びRPLYY
という）であり、ｘ及びｙ座標の大きい単位プロ
セツサ１から小さい単位プロセツサ１へデータが
転送される。各RPLYX２ｃ及びRPLYY３ｃが
「１」の時、各REQX２ｂ及びREQY３ｂをそれ
ぞれ「１」にすることができる。２ｄ及び３１ｄ
は、その値が「１」の時、処理が完了したことを
示す１ビツトの信号線（CMPLX及びCMPLYと
いう）であり、ｘ及びｙ座標の小さい単位プロセ
ツサ１から大きい単位プロセツサ１へデータが転
送される。制御プロセツサ４は、ｘ＝xnax，ｙ＝
ynaxに相当する単位プロセツサ１のCMPLX２ｄ
を受け取ることにより、プロセツサ・アレイ全体
の処理の完了を知ることができる。 FIG. 3 is a diagram showing the configuration of signal lines connecting each unit processor in the image processing method shown in FIG. 2. The same reference numerals as in FIG. is omitted. Further, the direction of signal propagation is indicated by the direction of the arrow in the figure for each signal line. In the figure, 2a and 3a are signal lines for transferring data, and data is transferred from the unit processor 1 with the smaller x and y coordinates to the unit processor 1 with the larger x and y coordinates. Also, x=x nio , y=
y nio unit processor 1 and x = x nax , y = y nax
The unit processor 1 can transfer data to and from the control processor 4, as described above. The data transferred through each of the signal lines 2a and 3a includes pixel values of digital images, coordinate values, matrices that define affine transformation, commands and control information given to the unit processor 1, and the like. 2b and 3b are 1-bit signal lines (referred to as REQX and REQY) that request data transfer, and when the value of the signal line is "1", the data is transferred from the unit processor 1 with the smaller x and y coordinates to the unit processor 1 with the larger x and y coordinates. Data is transferred. 2c and 3c are 1-bit signal lines (RPLYX and RPLYY) that permit data transfer.
), and data is transferred from the unit processor 1 with larger x and y coordinates to the unit processor 1 with smaller x and y coordinates. When each of RPLYX2c and RPLYY3c is "1", each of REQX2b and REQY3b can be set to "1". 2d and 31d
are 1-bit signal lines (called CMPLX and CMPLY) that indicate that processing is complete when the value is "1", and data is transferred from unit processor 1 with small x and y coordinates to unit processor 1 with large x and y coordinates. be done. The control processor 4 calculates x=x nax , y=
CMPLX2d of unit processor 1 corresponding to y nax
By receiving this, it is possible to know that processing of the entire processor array has been completed.
第４図ａ及びｂは、それぞれ第２図の画像処理
方式において、信号線２ａ及び３ａを介して転送
されるデータの一般的な形式を示す図、及び各デ
ータの種類とその内容を示す図である。第４図ａ
において、８はデータの種類を示す部分（TAG
という）であり、９はデータの値を示す部分
（BODYという）である。第４図ｂに示す様に、
TAG８が「MTX」という値の時、BODY９は
アフイン変換を定める行列の値であり、この場合
のデータはすべての単位プロセツサ１に伝達され
る。TAG８が「PRD」という値の時、BODY９
は単位プロセツサ１の座標（原座標という）にア
フイン変換の逆変換を施した座標（目的座標とい
う）であり、この場合のデータは隣接した単位プ
ロセツサ１に伝達される。TAG８が「FWD」と
いう値の時、BODY９は目的座標及び原座標で
あり、この場合のデータは目的座標に相当する単
位プロセツサ１に送られる。TAG８が「BWD」
という値の時、BODY９は原座標及び目的座標
の画素値であり、この場合のデータは原座標に相
当する単位プロセツサ１に送られる。TAG８が
「CMP」という値の時、BODY９は目的座標の画
素値であり、この場合のデータは原座標に相当す
る単位プロセツサ１に送られる。 Figures 4a and 4b are diagrams showing the general format of data transferred via signal lines 2a and 3a in the image processing method shown in Figure 2, and diagrams showing the types and contents of each data, respectively. It is. Figure 4a
, 8 is the part indicating the type of data (TAG
), and 9 is a part (called BODY) that indicates the data value. As shown in Figure 4b,
When TAG8 has the value "MTX", BODY9 is the value of a matrix that defines affine transformation, and the data in this case is transmitted to all unit processors 1. When TAG8 has the value “PRD”, BODY9
are the coordinates (referred to as target coordinates) obtained by subjecting the coordinates of the unit processor 1 (referred to as original coordinates) to the inverse transformation of the affine transformation, and the data in this case is transmitted to the adjacent unit processor 1. When TAG8 has a value of "FWD", BODY9 is the target coordinate and original coordinate, and the data in this case is sent to the unit processor 1 corresponding to the target coordinate. TAG8 is “BWD”
When the value is , BODY9 is the pixel value of the original coordinates and the target coordinates, and the data in this case is sent to the unit processor 1 corresponding to the original coordinates. When TAG8 has the value "CMP", BODY9 is the pixel value of the target coordinates, and the data in this case is sent to the unit processor 1 corresponding to the original coordinates.
第５図は、第２図の画像処理方式において、１
つの単位プロセツサの内部構成の一例を示すブロ
ツク構成図で、第２図及び第３図と同一符号は同
一、又は相当の構成要素であるので、その説明は
省略する。図において、１０ａ及び１０ｂは各信
号線２ａ及び３ａを介して隣接する単位プロセツ
サ１から転送されたデータを格納するレジスタ
（IBX及びIBYという）である。１１ａ及び１１
ｂは各信号線２ａ及び３ａを介して隣接する単位
プロセツサ１へ転送すべきデータを格納するレジ
スタ（OBX及びOBYという）である。１２は原
座標を格納するレジスタ（Ｐという）である。１
３はアフイン変換を施す前の単位プロセツサ１の
座標の画素値を格納するレジスタ（DSという）
である。１４はアフイン変換を施した後の単位プ
ロセツサ１の座標の画素値を格納するレジスタ
（DDという）である。１５はデータの転送を制
御するスイツチ回路（SWという）であり、この
SW１５は各IBX１０ａ，IBY１０ｂ，OBX１１
ａ，OBY１１ｂ，Ｐ１２，DS１３及びDD１４
との間で、各信号線１６ａ，１６ｂ，１７ａ，１
７ｂ及び１８〜２０を介してデータを転送する。
２１は単位プロセツサ１の動作を制御する回路
（CNTという）であり、このCNT２１は各信号
線２ｂ〜２ｄ及び３ｂ〜３ｄを介した各単位プロ
セツサ１間のデータの転送の制御と、各IBX１０
ａ，IBY１０ｂ，OBX１１ａ，OBY１１ｂ，Ｐ
１２，DS１３，DD１４及びSW１５の構成要素
の制御を行う。なお、説明を簡単にするため、
CNT２１と各IBX１０ａ，IBY１０ｂ，OBX１
１ａ，OBY１１ｂ，Ｐ１２，DS１３，DD１４
及びSW１５の間の制御用信号線は省略してあ
る。 FIG. 5 shows that in the image processing method shown in FIG.
3 is a block configuration diagram showing an example of the internal configuration of a unit processor; the same reference numerals as in FIGS. 2 and 3 represent the same or equivalent components, and therefore the description thereof will be omitted. FIG. In the figure, 10a and 10b are registers (referred to as IBX and IBY) that store data transferred from adjacent unit processors 1 via respective signal lines 2a and 3a. 11a and 11
Registers b (referred to as OBX and OBY) store data to be transferred to the adjacent unit processor 1 via each signal line 2a and 3a. 12 is a register (referred to as P) that stores the original coordinates. 1
3 is a register (referred to as DS) that stores the pixel value of the coordinates of unit processor 1 before affine transformation is applied.
It is. Reference numeral 14 denotes a register (referred to as DD) for storing the pixel value at the coordinates of the unit processor 1 after affine transformation. 15 is a switch circuit (called SW) that controls data transfer;
SW15 is each IBX10a, IBY10b, OBX11
a, OBY11b, P12, DS13 and DD14
Each signal line 16a, 16b, 17a, 1
7b and 18-20.
21 is a circuit (referred to as CNT) that controls the operation of the unit processor 1, and this CNT 21 controls data transfer between each unit processor 1 via each signal line 2b to 2d and 3b to 3d, and controls each IBX 10.
a, IBY10b, OBX11a, OBY11b, P
12, DS13, DD14 and SW15. In addition, to simplify the explanation,
CNT21 and each IBX10a, IBY10b, OBX1
1a, OBY11b, P12, DS13, DD14
The control signal line between SW15 and SW15 is omitted.
次に、上記したこの発明の一実施例である画像
処理方式の動作について説明する。この画像処理
方式による全体の処理は、以下に示す方式で行わ
れる。 Next, the operation of the image processing system which is an embodiment of the invention described above will be explained. The overall processing by this image processing method is performed in the following manner.
ステツプＡ１：制御プロセツサ４からTAG８
が「MTX」のデータを入力する。このデータは
順次にすべての単位プロセツサ１に伝達される。 Step A1: Control processor 4 to TAG8
inputs the data of “MTX”. This data is sequentially transmitted to all unit processors 1.
ステツプＡ２：各単位プロセツサ１は
「MTX」のデータと単位プロセツサ１の原座標
から目的座標を計算する。 Step A2: Each unit processor 1 calculates target coordinates from the "MTX" data and the original coordinates of the unit processor 1.
ステツプＡ３：ステツプＡ２で計算した目的座
標がｘ又はｙ座標の上限又は下限を超えた単位プ
ロセツサ１はステツプＡ７に行く。 Step A3: If the target coordinate calculated in step A2 exceeds the upper or lower limit of the x or y coordinate, the unit processor 1 goes to step A7.
ステツプＡ４：ステツプＡ２で計算した目的座
標にTAG８の「PRD」を付して、隣接する単位
プロセツサ１に転送する。 Step A4: Add "PRD" of TAG8 to the target coordinates calculated in Step A2 and transfer them to the adjacent unit processor 1.
ステツプＡ５：ステツプＡ４で転送された目的
座標と単位プロセツサ１自身の目的座標が一致し
た単位プロセツサ１は、ステツプＡ７に行く。 Step A5: When the target coordinates transferred in step A4 match the target coordinates of the unit processor 1 itself, the unit processor 1 goes to step A7.
ステツプＡ６：目的座標と原座標にTAG８の
「FWD」を付して送出する。 Step A6: Add "FWD" of TAG8 to the target coordinates and original coordinates and send them.
ステツプＡ７：「FWD」のデータを順次に目的
座標に相当する単位プロセツサ１に転送する。 Step A7: Sequentially transfer the "FWD" data to the unit processors 1 corresponding to the target coordinates.
ステツプＡ８：「FWD」のデータの目的座標と
単位プロセツサ１自身の座標が一致した単位プロ
セツサ１は、「FWD」のデータの原座標と単位プ
ロセツサ１が保持している画素値に、TAG８の
「BWD」を付して送出する。 Step A8: When the target coordinates of the "FWD" data match the coordinates of the unit processor 1 itself, the unit processor 1 adds the "FWD"data's original coordinates and the pixel value held by the unit processor 1 to the TAG8 " BWD” and send it.
ステツプＡ９：「BWD」のデータを順次に原
座標に相当する単位プロセツサ１に転送する。 Step A9: Sequentially transfer the "BWD" data to the unit processor 1 corresponding to the original coordinates.
ステツプＡ１０：「BWD」のデータの原座標
と単位プロセツサ１自身の原座標が一致した単位
プロセツサ１は、「BWD」のデータの画素値を
取り込む。また、画素値にTAG８の「CMP」を
付して隣接する単位プロセツサ１に転送する。 Step A10: The unit processor 1 whose original coordinates of the "BWD" data match the original coordinates of the unit processor 1 itself takes in the pixel value of the "BWD" data. Further, "CMP" of TAG8 is added to the pixel value and transferred to the adjacent unit processor 1.
ステツプＡ１１：「CMP」のデータを受け取つ
た単位プロセツサ１が、ステツプＡ５の条件を満
たした単位プロセツサ１であれば、「CMP」のデ
ータの画素値を取り込み、隣接する単位プロセツ
サ１に送出する。 Step A11: If the unit processor 1 that received the "CMP" data satisfies the condition of step A5, it takes in the pixel value of the "CMP" data and sends it to the adjacent unit processor 1.
ステツプＡ１２：各ステツプＡ３，ステツプＡ
１０又はステツプＡ１１の条件を満たした単位プ
ロセツサ１は、隣接する単位プロセツサ１から転
送される各CMPLX２ｄ及びCMPLY３ｄの値が
共に「１」であれば、各CMPLX２ｄ及び
CMPLY３ｄを「１」にして送出する。 Step A12: Each step A3, step A
10 or step A11, if the values of each CMPLX2d and CMPLY3d transferred from the adjacent unit processor 1 are both "1", the unit processor 1
Set CMPLY3d to "1" and send.
ステツプＡ１３：ｘ＝xnax，ｙ＝ynaxの単位プ
ロセツサ１から送出されるCMPLX２ｄが、「１」
になつたことを制御プロセツサ４が検知して処理
の完了を知る。なお、上述した処理の内、各プロ
セツサＡ４，Ａ５，Ａ１０及びＡ１１は、デイジ
タル化の影響によつて多くの単位プロセツサ１が
同一の目的座標を有した場合に発生する。これ
は、目的座標に相当する単位プロセツサ１の周辺
でのデータの混雑を避けるための処理である。ま
た、上述した処理は各単位プロセツサ１において
並列に実行される。 Step A13: CMPLX2d sent from the unit processor 1 of x=x nax , y=y nax is "1".
The control processor 4 detects this and knows that the processing is complete. Incidentally, among the above-mentioned processes, each of the processors A4, A5, A10 and A11 occurs when many unit processors 1 have the same target coordinates due to the influence of digitization. This is a process to avoid data congestion around the unit processor 1 corresponding to the target coordinates. Further, the above-described processing is executed in parallel in each unit processor 1.
次に、各単位プロセツサ１におけるデータの転
送の方式を説明する。説明を簡単にするために、
データは信号線２ａを経由してｘ方向から転送さ
れるものとする。また、データのTAG８は
「FWD」であり、データの目的座標は単位プロセ
ツサ１の座標と一致しないものとする。データの
転送は以下に示す方式で行われる。 Next, the method of data transfer in each unit processor 1 will be explained. To simplify the explanation,
It is assumed that data is transferred from the x direction via the signal line 2a. Further, it is assumed that TAG8 of the data is "FWD" and the target coordinates of the data do not match the coordinates of the unit processor 1. Data transfer is performed using the method shown below.
ステツプＢ１：隣接する単位プロセツサ１から
の信号線２ａにデータがセツトされ、REQX２
ｂが「１」にセツトされる。 Step B1: Data is set on the signal line 2a from the adjacent unit processor 1, and REQX2
b is set to "1".
ステツプＢ２：データをIBX１０ａにセツトす
る。 Step B2: Set data to IBX 10a.
ステツプＢ３：データの目的座標のｘ成分が単
位プロセツサ１の座標のｘ成分に一致する場合
は、ステツプＢ６に行く。 Step B3: If the x component of the target coordinate of the data matches the x component of the coordinate of the unit processor 1, go to step B6.
ステツプＢ４：隣接する単位プロセツサ１から
のRPLYX２ｃが「１」であれば、データを
OBX１１ａにセツトし、REQX２ｂを「１」に
セツトする。また、RPLYX2cを「１」にセツト
して転送を終了する。 Step B4: If RPLYX2c from the adjacent unit processor 1 is "1", the data is
OBX11a and REQX2b to "1". Also, RPLYX2c is set to "1" to end the transfer.
ステツプＢ５：隣接する単位プロセツサ１から
のRPLYX２ｃが「０」であれば、RPLYX２ｃ
を「０」にセツトしてステツプＢ４にもどる。 Step B5: If RPLYX2c from the adjacent unit processor 1 is "0", RPLYX2c
is set to "0" and returns to step B4.
ステツプＢ６：RPLYY３ｃとREQY３ｂ及び
OBY１１ｂについて、各ステツプＢ４及びＢ５
の処理を行う。 Step B6: RPLYY3c and REQY3b and
For OBY11b, each step B4 and B5
Process.
次に、上述したステツプＡ１〜Ａ１３の処理
を、各単位プロセツサ１がどの様に行うかを説明
する。各単位プロセツサ１は、以下に示す８つの
状態を取ることができる。 Next, a description will be given of how each unit processor 1 performs the processing in steps A1 to A13 described above. Each unit processor 1 can take the following eight states.
ステート１：初期状態に「MTX」のデータが
入力されると、それにしたがつて、目的座標を計
算する。その結果がｘ又はｙ座標の上限又は下限
を超えた場合は、DD１４に適当な値（例えば
「０」）をセツトし、ステート８に行く。そうでな
ければ、目的座標にTAG８の「PRD」を付し
て、ｘ及びｙ方向の隣接する単位プロセツサ１に
出力する。単位プロセツサ１の座標がｘ＝xnio又
はｙ＝ynioであれば、ステート３へ、そうでなけ
ればステート２へそれぞれ行く。 State 1: When "MTX" data is input in the initial state, the target coordinates are calculated accordingly. If the result exceeds the upper or lower limit of the x or y coordinate, set DD14 to an appropriate value (for example, "0") and go to state 8. Otherwise, "PRD" of TAG8 is added to the target coordinates and output to the adjacent unit processors 1 in the x and y directions. If the coordinates of unit processor 1 are x=x nio or y=y nio , the process goes to state 3, otherwise it goes to state 2.
ステート２：ｘ又はｙ方向の隣接する単位プロ
セツサ１から「PRD」のデータが入力されると、
その目的座標と単位プロセツサ１の目的座標を比
較する。ｘ方向から入力された目的座標と単位プ
ロセツサ１の目的座標が一致すればステート５
へ、ｙ方向から入力された目的座標と単位プロセ
ツサ１の目的座標が一致すればステート６へ、そ
うでなければステータ３へそれぞれ行く。 State 2: When "PRD" data is input from adjacent unit processor 1 in the x or y direction,
The target coordinates are compared with the target coordinates of the unit processor 1. If the target coordinates input from the x direction match the target coordinates of unit processor 1, state 5 occurs.
If the target coordinates input from the y direction match the target coordinates of the unit processor 1, the process goes to state 6; otherwise, the process goes to stator 3.
ステータ３：単位プロセツサ１の目的座標と原
座標にTAG８の「FWD」を付して出力し、ステ
ート４へ行く。 Stator 3: Outputs the target coordinates and original coordinates of unit processor 1 with TAG8 "FWD" attached, and goes to state 4.
ステート４：「BWD」のデータが入力され、
その目的座標と単位プロセツサ１の原座標が一致
すれば、その画素値をDD１４にセツトし、ステ
ート７に行く。 State 4: “BWD” data is input,
If the target coordinates match the original coordinates of the unit processor 1, the pixel value is set in the DD 14 and the process goes to state 7.
ステート５：ｘ方向の単位プロセツサ１から
「CMP」のデータが入力されると、その画素値を
DD１４にセツトし、ステート７に行く。 State 5: When “CMP” data is input from unit processor 1 in the x direction, the pixel value is
Set to DD14 and go to state 7.
ステート６：ｙ方向の単位プロセツサ１から
「CMP」のデータが入力されると、その画素値を
DD１４にセツトし、ステート７に行く。 State 6: When "CMP" data is input from unit processor 1 in the y direction, the pixel value is
Set to DD14 and go to state 7.
ステート７：DD１４の値にTAG８の「CMP」
を付して出力し、ステート８に行く。 State 7: “CMP” of TAG8 to the value of DD14
is attached and output, and the process goes to state 8.
ステート８：CMPLX２ｄ及びCMPLY３ｄか
ら「１」が入力されると、CMPLX２ｄ及び
CMPLY３ｄに「１」を出力する。 State 8: When “1” is input from CMPLX2d and CMPLY3d, CMPLX2d and
Output "1" to CMPLY3d.
なお、上記したいずれの状態においても、
「FWD」又は「BWD」のデータが入力され、そ
の目的座標と単位プロセツサ１の原座標が一致し
なければ、上述したステツプＢ１〜Ｂ６にしたが
つてそのデータを転送する。また、「FWD」のデ
ータが入力され、その目的座標と単位プロセツサ
１の原座標が一致すれば、「FWD」のデータの原
座標と、DS１３に保持している画素値に、TAG
８の「BWD」を付して出力する。 In addition, in any of the above states,
If "FWD" or "BWD" data is input and the target coordinates do not match the original coordinates of the unit processor 1, the data is transferred according to steps B1 to B6 described above. Also, if the "FWD" data is input and the target coordinates and the original coordinates of the unit processor 1 match, the original coordinates of the "FWD" data and the pixel value held in the DS13 are added to the TAG.
Output with "BWD" of 8.
上述した様に、この発明による画像処理方式に
したがえば、上記ステート３において「FWD」
のデータが出力され、そのデータが目的座標に相
当する単位プロセツサ１を経由して、再び原座標
に相当する単位プロセツサ１に到達するまでに経
由する単位プロセツサ１の数は、たかだか２×Ｎ
個である。また、「MTX」のデータの転送及び
CMPLX２ｄ及びCMPLY３ｄを用いた処理完了
の検出のために経由する単位プロセツサ１の数は
Ｎ個である。したがつて、データの転送の過程に
おいて、各信号線２ａ及び３ａを同時に複数のデ
ータが共有し様とした場合に発生する待ち時間を
除外すれば、アフイン変換の処理時間はＮに比例
したものとなる。そして、この発明による画像処
理方式においては、上述の様に多数の単位プロセ
ツサ１が同一の目的座標を有した場合に、実際
に、「FWD」のデータを出力する単位プロセツサ
１の数を減少させる処理方式を採用している。し
たがつて、各信号線２ａ及び３ａの共有による待
ちの発生の可能性が大幅に削除されるために、Ｎ
に比例した処理時間に非常に近い処理時間でアフ
イン変換を行うことができる。 As mentioned above, according to the image processing method according to the present invention, in the above state 3, "FWD"
The number of unit processors 1 through which the data is output, passes through the unit processor 1 corresponding to the target coordinates, and reaches the unit processor 1 corresponding to the original coordinates again is 2 x N at most.
It is individual. In addition, “MTX” data transfer and
The number of unit processors 1 that are passed through to detect the completion of processing using CMPLX2d and CMPLY3d is N. Therefore, in the process of data transfer, if we exclude the waiting time that occurs when multiple pieces of data try to share each signal line 2a and 3a at the same time, the processing time for affine transformation is proportional to N. becomes. In the image processing method according to the present invention, when a large number of unit processors 1 have the same target coordinates as described above, the number of unit processors 1 that output "FWD" data is actually reduced. A processing method is used. Therefore, since the possibility of waiting due to sharing of each signal line 2a and 3a is largely eliminated, N
Affin transformation can be performed in a processing time very close to that proportional to .
なお、上記実施例においては、特定の装置構成
例について説明したが、この発明では、上記した
装置構成例には限定されるものではないことは云
うまでもない。 In the above embodiments, a specific device configuration example has been described, but it goes without saying that the present invention is not limited to the above-described device configuration example.
この発明は以上説明した様に、画像処理方式に
おいて、２次元座標平面上の格子点に対応する単
位プロセツサ群から成るプロセツサ・アレイを用
いて、このプロセツサ・アレイの各単位プロセツ
サが、該当単位プロセツサに対応する格子点の原
座標にアフイン変換の逆変換を施して目的座標を
得て、この目的座標に対応する単位プロセツサに
原座標を転送し、この原座標を受け取つた目的座
標に対応する単位プロセツサが、その画素値を原
座標に対応する単位プロセツサに転送する処理
を、各格子点ごとに並列に行う様にしたので、こ
の種の従来例のものと比べて、画像処理における
アフイン変換を極めて高速に行うことができると
いう優れた効果を奏するものである。
As explained above, the present invention uses a processor array consisting of a group of unit processors corresponding to grid points on a two-dimensional coordinate plane in an image processing method, and each unit processor of this processor array is configured to process a corresponding unit processor. The target coordinates are obtained by performing the inverse affine transformation on the original coordinates of the lattice points corresponding to Since the processor transfers the pixel value to the unit processor corresponding to the original coordinates in parallel for each grid point, it is possible to reduce the affine transformation in image processing compared to this type of conventional example. This has the excellent effect of being able to be carried out at extremely high speed.
第１図は従来の画像処理方式の一例を示すフロ
ーチヤート図、第２図はこの発明の一実施例であ
る画像処理方式を示すブロツク構成図、第３図
は、第２図の画像処理方式において、各単位プロ
セツサ間を接続する信号線の構成を示す図、第４
図ａ及びｂは、それぞれ第２図の画像処理方式に
おいて、信号線を介して転送されるデータの一般
的な形式を示す図、第５図は、第２図の画像処理
方式において、１つの単位プロセツサの内部構成
の一例を示すブロツク構成図である。
図において、１……単位プロセツサ、２，２ａ
〜２ｄ，３，３ａ〜３ｄ，５，７，１６ａ，１６
ｂ，１７ａ，１７ｂ，１８〜２０……信号線、４
……制御プロセツサ、６……セレクタ、８……デ
ータの種類を示す部分（TAG）、９……データの
値を示す部す部分（BODY）、１０ａ，１０ｂ，
１１ａ，１１ｂ，１２〜１４……レジスタ、１５
……スイツチ回路（SW）、２１……単位プロセ
ツサ１の動作を制御する回路（CNT）である。
なお、各図中、同一符号は同一、又は相当部分を
示す。
FIG. 1 is a flowchart showing an example of a conventional image processing method, FIG. 2 is a block diagram showing an image processing method according to an embodiment of the present invention, and FIG. 3 is a flowchart showing an example of a conventional image processing method. 4, a diagram showing the configuration of signal lines connecting each unit processor.
Figures a and b are diagrams showing the general format of data transferred via the signal line in the image processing method of Figure 2, respectively, and Figure 5 is a diagram showing the general format of data transferred via the signal line in the image processing method of Figure 2. FIG. 2 is a block configuration diagram showing an example of the internal configuration of a unit processor. In the figure, 1...unit processor, 2, 2a
~2d, 3, 3a ~ 3d, 5, 7, 16a, 16
b, 17a, 17b, 18-20...signal line, 4
...Control processor, 6...Selector, 8...Part indicating the type of data (TAG), 9...Part indicating the value of data (BODY), 10a, 10b,
11a, 11b, 12-14...Register, 15
. . . switch circuit (SW); 21 . . . a circuit (CNT) for controlling the operation of the unit processor 1;
In each figure, the same reference numerals indicate the same or equivalent parts.
Claims (1)
れた画素値を対応させたデイジタル画像に対して
アフイン変換を施す処理において、この処理を、
前記２次元座標平面上の格子点に対応する単位プ
ロセツサ群から成るプロセツサ・アレイを用いて
行う手段と、前記処理において、前記プロセツ
サ・アレイの各単位プロセツサが、該当単位プロ
セツサに対応する格子点の原座標に前記アフイン
変換の逆変換を施して目的座標を得て、この目的
座標に対応する単位プロセツサに前記原座標を転
送し、この原座標を受け取つた前記目的座標に対
応する単位プロセツサが、その画素値を前記原座
標に対応する単位プロセツサに転送を行う手段
と、前記原座標及び画素値の転送を、前記各単位
プロセツサを経由して並列に行う手段とから成る
ことを特徴とする画像処理方式。1 In the process of performing affine transformation on a digital image in which digitized pixel values correspond to grid points on a two-dimensional coordinate plane, this process is
means using a processor array consisting of a group of unit processors corresponding to a grid point on the two-dimensional coordinate plane; The original coordinates are subjected to an inverse transformation of the affine transformation to obtain the target coordinates, the original coordinates are transferred to a unit processor corresponding to the target coordinates, and the unit processor corresponding to the target coordinates that receives the original coordinates, An image characterized by comprising means for transferring the pixel values to a unit processor corresponding to the original coordinates, and means for transferring the original coordinates and pixel values in parallel via each of the unit processors. Processing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130040A JPS619763A (en) | 1984-06-26 | 1984-06-26 | Picture processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130040A JPS619763A (en) | 1984-06-26 | 1984-06-26 | Picture processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS619763A JPS619763A (en) | 1986-01-17 |
| JPH0157830B2 true JPH0157830B2 (en) | 1989-12-07 |
Family
ID=15024641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59130040A Granted JPS619763A (en) | 1984-06-26 | 1984-06-26 | Picture processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS619763A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62206678A (en) * | 1986-03-07 | 1987-09-11 | Agency Of Ind Science & Technol | Parallel data processing system |
| DE3804938C2 (en) | 1987-02-18 | 1994-07-28 | Canon Kk | Image processing device |
-
1984
- 1984-06-26 JP JP59130040A patent/JPS619763A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS619763A (en) | 1986-01-17 |
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