JPH0158697B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、パルス信号発生回路、特にLSI等
に内蔵され、テスト動作が可能なパルス信号発生
回路に関する。

一般に、LSIには、基準発振器、第１分周段、
第２分周段、タイミング発生回路等を含み、基準
発振器で発生されるクロツク信号を第１分周段で
分周し、さらにこの分周された信号を第２分周段
で分周し、この第２分周段で得られるパルス信号
を受けて、このパルス信号に基づきタイミング発
生回路で以後の適宜のタイミングパルスを作成す
るものがある。また、基準発振器は外付けされる
ものである。これらのLSIにおいて、第１分周段
はタイミング信号を得る上で必須のものではない
が、基準発振器は市販の安価に入手し得る比較的
高い周波数（例えば数ＭHz）のものを使用し、こ
の基準発振周波数を取扱い易い周波数に下げるた
めに使用される場合が多い。この種のLSIにおい
て、種々のテストを行う場合、テストの全てにお
いて、第１分周段から基準発振周波数の信号を入
力していたのでは、テストに長時間を要するとい
う問題がある。

そこで、従来のLSIでは、第分周段の入力端子
の他に、第２分周段へも外部から直結クロツク信
号を入力可能なテスト端子を設け、第１分周段の
正常動作が確認された後は、テスト端子にクロツ
ク信号を与え、直接第２分周段に入力し、テスト
時間を短縮するようにしていた。

しかしながら、テスト端子は回路本来の動作時
には不要なものであり、特別にこの端子を設ける
ことは、パツケージを大型化し、コスト高となる
上に、種々の回路をLSI内に収納する場合、端子
数から制限を受けるという欠点があつた。

この発明の目的は、上記従来の欠点を解消し、
テスト端子を減少あるいは省略し得て、小型化、
低コスト化され、より多くの回路をLSI内に収容
し得るパルス信号発生回路を提供することであ
る。

上記目的を達成するためにこの発明のパルス信
号発生回路は、入力端子１と前記第１の分周回路
２の出力端を切替えて、前記第２の分周回路４の
入力端に接続する第１の切替回路３と、前記第１
の分周回路２の出力端と前記第２の分周回路４の
出力端を切替えて、モニタ端子６に接続する第２
の切替回路５と、前記入力端子１に入力されるク
ロツク信号を受け、前記クロツク信号の立上がり
よりも所定時間後に出力が立上がるデイレイ回路
８と、このデイレイ回路８の出力を入力に受け、
前記クロツク信号の立下がりでトリガされ、その
出力を前記第１及び第２の切替回路３，５の切替
信号とするフリツプフロツプ９とを特徴的に備え
ており、本来の動作時は、入力端子１に入力され
るクロツク信号の周波数をデイレイ回路８の、フ
リツプフロツプ９で識別して、第１及び第２の切
替回路３，５を動作させ、これにより第１及び第
２の分周回路２，４が直列に接続され、またモニ
タ端子６に第１の分周回路２の出力端が接続され
る。一方、テスト動作時は、入力端子１に入力さ
れるテストクロツク信号の周波数をデイレイ回路
８のフリツプフロツプ９で識別して、第１及び第
２の切替回路３，５を動作させ、入力端子１が第
２の分周回路４の入力端に接続され、またモニタ
端子６に第２分周回路４の出力端に接続される。
そのため、第２の分周回路４は、本来の動作時よ
りも高速で歩進される。

以下、実施例により、この発明をさらに詳細に
説明する。

第１図は、この発明の１実施例を示すパルス信
号発生回路のブロツク図である。ここに示す回路
は、全てLSIチツプ内に収容されている。

第１図において、１は入力端子であつて、この
入力端子１には、図示外の基準発振器が接続され
るようになつている。基準発振器自体は、LSIチ
ツプに内蔵され、あるいは外付けされるもののい
づれであつてもよいが、外付けのものであつて
も、入力端子１は振動子接続端子として本来的に
必要なものである。

入力端子１は第１の分周段（分周回路）の入力
端に接続され、第１の分周段２の出力端は切替回
路３の端子Ａに接続され、また入力端子１は切替
回路３の端子Ｂにも接続されている。さらに切替
回路３の共通端子Ｃは第２の分周段４の入力端に
接続され、第２の分周段４の出力端は、切替回路
５の端子Ｂに接続されている。第１の分周段２の
出力端は、また切替回路５の端子Ａにも接続され
ている。切替回路５の共通端子Ｃは、モニタ端子
６に接続されている。

第２の分周段４の出力であるパルス信号は、タ
イミング発生回路７に加えられ、タイミング発生
回路７はこのパルス信号に基づき、種々のタイミ
ング信号を発生する。

８はデイレイ回路であつて、入力端子１に入力
されるクロツク信号を受け、クロツク信号の立上
がり後、TD時間を経てクロツク信号のハイを条
件に出力が立上がるように構成されている。デイ
レイ回路８の出力は、フリツプフロツプ９の信号
入力端Ｄに接続され、入力端子１がフリツプフロ
ツプ９のトリガ入力端に接続されている。フリ
ツプフロツプ９は、入力端子１に加えられるクロ
ツク信号の立下がりでトリガされるようになつて
いる。また、このフリツプフロツプ９の出力端Ｑ
に導出される信号により、切替回路３及び５が連
動して切替えられる。すなわちフリツプフロツプ
９の出力端Ｑがハイの場合は、切替回路３及び５
の共通端子Ｃは端子Ａに切替接続され、出力端Ｑ
がローの場合に切替回路３及び５の共通端子Ｃが
端子Ｂに接続されるようになつている。

第２図に切替回路３(5)の具体回路の１例を示し
ている。同図において、Ａ，Ｂ，Ｃ及びＱは、そ
れぞれ切替回路３の端子Ａ、Ｂ、Ｃ及びフリツプ
フロツプ９の出力端Ｑに対応しており、フリツプ
フロツプ９の出力端Ｑにハイ信号が導出される
と、端子Ａの信号すなわち第１の分周段２の出力
がナンドゲートNG１、ナンドゲートNG３を経
て、端子Ｃすなわち第２の分周段４に入力され
る。一方、フリツプフロツプ９の出力端Ｑにロー
信号が導出されると、このロー信号がインバータ
INで反転され、ハイ信号がナンドゲートNG２の
入力の一端に加えられるので、端子Ｂの信号すな
わち入力端子１に加えられる信号が、ナンドゲー
トNG２、ナンドゲートNG３を経て、端子Ｃす
なわち第２の分周段４に入力されるようになつて
いる。

次に、上記実施例回路の動作について説明す
る。

回路本来の動作及び第１の分周段２の動作テス
トを行う場合には、入力端子１に、第３図に示す
ように、比較的周波数の小さなクロツク信号を入
力する。この場合は、デイレイ回路８の遅延時間
TDに対し、クロツク信号CPのパルス幅Ｗが大な
ので、クロツク信号CPが立上がつてからTD時間
が経過しても、クロツク信号CPはなおハイレベ
ルにあり、したがつてデイレイ回路８の出力は、
クロツク信号CPの立上がりからＴ時間の遅れで
ハイに立上がる（第３図FFD参照）。したがつて
クロツク信号CPの立下がりでフリツプフロツプ
９がトリガされると、デイレイ回路８のハイ出力
のため、フリツプフロツプ９の出力端Ｑもハイと
なる（第３図FFQ参照）。以後、クロツク信号CP
が入力端子１に入力される度に、同様の動作が継
続されるので、フリツプフロツプ９の出力端Ｑは
ハイに保たれたままであり、したがつて切替回路
３及び５は端子Ａ側に接続されたままである。そ
のため入力端子１に入力されるクロツク信号CP
は、第１の分周段２及び第２の分周段４で分周さ
れることになる。この場合、第１の分周段２の動
作確認は、タイミング発生回路７以降の動作によ
り確認してもよいし、第１の分周段２の出力が直
接モニタ端子６に得られるので、これにより確認
してもよい。

第２の分周段４以降の各回路のテストを行う場
合には、入力端子に、第４図に示すように比較的
周波数の大きなクロツク信号CPを入力する。こ
のクロツク信号CPのパルス幅Ｗは、デイレイ回
路８の遅延時間TDよりも小なので、クロツク信
号CPが立上がつてから次に立下がる時点で、フ
リツプフロツプ９をトリガしても、クロツク信号
CPの立上がりからまだTD時間を経過していない
ので、デイレイ回路８の出力とローのままであり
（第４図FFD参照）、したがつてフリツプフロツ
プ９の出力端Ｑもハイとならない（第４図FFQ
の参照）。以後、同様のクロツク信号CPが入力端
子１に入力される限り、同様の動作が継続される
ので、フリツプフロツプ９の出力端Ｑはローに保
たれたままであり、したがつて切替回路３及び５
は端子Ｂ側に接続される。そのため、入力端子１
に入力されたクロツク信号CPは、第１の分周段
を飛ばして、第２の分周段４に加えられる。そし
て、第２の分周段４以降の回路のテストが行われ
る。この場合、クロツク信号CPが第２の分周段
４に直接加えられるので、第２の分周段４以降の
本来回路の種々のテストを短縮して行うことがで
きる。

この発明のパルス信号発生回路によれば、入力
端に加えられるクロツク信号の周波数を回路内部
で識別し、第１の分周段を含んで分周していく
か、第１の分周段を飛ばして分周してテストを行
うかを選択するものであり、短縮された時間でテ
ストが可能であり、テストのために何ら特別の端
子を設ける必要がないから、LSIの小型化、低コ
スト化が実現でき、また従来と同程度のパツケー
ジの大きさとするなら、より多くの回路を収容す
ることができる。また、入力端子に入力するクロ
ツク信号の周波数を変えることにより、第２の切
替回路を動作させ、モニタ端子で第１の分周回路
の出力と第２の分周回路の出力の双方をモニタす
ることができる。

【図面の簡単な説明】

第１図はこの発明の１実施例を示すパルス信号
発生回路のブロツク図、第２図は同パルス信号発
生回路の切替回路の具体的な論理回路例を示す
図、第３図は同パルス信号発生回路の通常動作時
及び第１の分周段のテストを行う場合の動作を説
明するためのタイムチヤート、第４図は同パルス
信号発生回路の第２の分周段以降の回路のテスト
を行う場合の動作を説明するためのタイムチヤー
トである。 １：入力端子、２：第１の分周段、３：切替回
路、４：第２の分周段、７：タイミング発生回
路、８：デイレイ回路、９：フリツプフロツプ。

Claims (1)

1. 【特許請求の範囲】 １ 入力端子１と、入力側がこの入力端子１に接
   続される第１の分周回路２と、前記第１の分周回
   路２の出力を受けて分周する第２の分周回路４と
   を少なくとも備え、前記第２の分周回路４より出
   力されるパルス信号に基づいて所要のタイミング
   パルスを得るパルス信号発生回路において、 前記入力端子１と前記第１の分周回路２の出力
   端を切替えて、前記第２の分周回路４の入力端に
   接続する第１の切替回路３と、前記第１の分周回
   路２の出力端と前記第２の分周回路４の出力端を
   切替えて、モニタ端子６に接続する第２の切替回
   路５と、前記入力端子１に入力されるクロツク信
   号を受け、前記クロツク信号の立上がりよりも所
   定時間後に出力が立上がるデイレイ回路８と、こ
   のデイレイ回路８の出力を入力に受け、前記クロ
   ツク信号の立下がりでトリガされ、その出力を前
   記第１及び第２の切替回路３，５の切替信号とす
   るフリツプフロツプ９とを備えたことを特徴とす
   るパルス信号発生回路。