JPH0160966B2 - - Google Patents
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- Publication number
- JPH0160966B2 JPH0160966B2 JP55123793A JP12379380A JPH0160966B2 JP H0160966 B2 JPH0160966 B2 JP H0160966B2 JP 55123793 A JP55123793 A JP 55123793A JP 12379380 A JP12379380 A JP 12379380A JP H0160966 B2 JPH0160966 B2 JP H0160966B2
- Authority
- JP
- Japan
- Prior art keywords
- gain
- circuit
- output
- control
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電話加入者線によるデイジタル・ベー
スバンド信号の伝送に適する自動利得制御回路の
改良に関する。
スバンド信号の伝送に適する自動利得制御回路の
改良に関する。
ベースバンド伝送に用いる自動利得制御回路
は、伝送線路で生じる損失の補償、温度変動等に
よる損失の時間変動の吸収等の重要な役割をも
ち、通常次に示すような特性が要求される。すな
わち、 (1) 利得可変幅が十分にあること（通常40〜
50dBが必要）、 (2) 過渡応答速度が十分速いこと（通常100ｍｓ
程度）、 (3) 入力パルス密度の変化により利得が変動しな
いこと、 (4) 瞬断サージにより利得が変動しないこと、 (5) 各種の雑音により利得の設定がずれないこ
と、 等である。
は、伝送線路で生じる損失の補償、温度変動等に
よる損失の時間変動の吸収等の重要な役割をも
ち、通常次に示すような特性が要求される。すな
わち、 (1) 利得可変幅が十分にあること（通常40〜
50dBが必要）、 (2) 過渡応答速度が十分速いこと（通常100ｍｓ
程度）、 (3) 入力パルス密度の変化により利得が変動しな
いこと、 (4) 瞬断サージにより利得が変動しないこと、 (5) 各種の雑音により利得の設定がずれないこ
と、 等である。
従来知られている自動利得制御回路について説
明する。自動利得制御回路にはピーク検出形、パ
ワー検出形などがあるが、ベースバンド伝送では
ピーク検出形が一般的であるため、ここではピー
ク検出形について説明する。
明する。自動利得制御回路にはピーク検出形、パ
ワー検出形などがあるが、ベースバンド伝送では
ピーク検出形が一般的であるため、ここではピー
ク検出形について説明する。
第１図はアナログ制御方式による従来例自動利
得制御回路の要部回路構成図である。第１図にお
いて、１は可変利得増幅器で、その利得が制御信
号ｄの増加または減少に伴つて減少または増加す
る。２はピークレベル検出回路、３は誤差増幅
器、４は基準電圧発生回路である。ピークレベル
検出回路２は、ダイオード５、抵抗器６，７、蓄
電器８より構成されている。第２図は第１図に×
印で示した点の入力信号あるいは出力信号を示す
動作タイムチヤートである。
得制御回路の要部回路構成図である。第１図にお
いて、１は可変利得増幅器で、その利得が制御信
号ｄの増加または減少に伴つて減少または増加す
る。２はピークレベル検出回路、３は誤差増幅
器、４は基準電圧発生回路である。ピークレベル
検出回路２は、ダイオード５、抵抗器６，７、蓄
電器８より構成されている。第２図は第１図に×
印で示した点の入力信号あるいは出力信号を示す
動作タイムチヤートである。
このような回路の動作は、まず可変利得増幅器
１に、伝送線路通過時に損失を受けレベルの低下
したパルス信号列入力信号ａが入力される。この
入力信号ａは可変利得増幅器１により制御信号ｄ
で決まる利得分だけ増幅され出力信号ｂとなる。
この出力信号ｂの信号レベルが蓄電器８の電圧ｃ
より大きいと、ダイオード５、抵抗器６を通して
蓄電器８が充電され、電圧ｃが増大する。それに
伴い誤差増幅器３の出力電圧が増加し、可変利得
増幅器１の利得は減少する。これに対して、出力
信号ｂの信号レベルが電圧ｃより小さい場合に
は、ダイオード５は遮断状態となり、可変利得増
幅器１の出力信号ｂはピークレベル検出器２の状
態に影響を与えない。
１に、伝送線路通過時に損失を受けレベルの低下
したパルス信号列入力信号ａが入力される。この
入力信号ａは可変利得増幅器１により制御信号ｄ
で決まる利得分だけ増幅され出力信号ｂとなる。
この出力信号ｂの信号レベルが蓄電器８の電圧ｃ
より大きいと、ダイオード５、抵抗器６を通して
蓄電器８が充電され、電圧ｃが増大する。それに
伴い誤差増幅器３の出力電圧が増加し、可変利得
増幅器１の利得は減少する。これに対して、出力
信号ｂの信号レベルが電圧ｃより小さい場合に
は、ダイオード５は遮断状態となり、可変利得増
幅器１の出力信号ｂはピークレベル検出器２の状
態に影響を与えない。
この状態では蓄電器８に保持されている電荷は
抵抗器７を通して、蓄電器８と抵抗器７とで決ま
る時定数で放電され、蓄電器８の電圧ｃはしだい
に低下する。これにより可変利得増幅器３の制御
信号ｄは低下し、可変利得増幅器１の利得が増大
する。
抵抗器７を通して、蓄電器８と抵抗器７とで決ま
る時定数で放電され、蓄電器８の電圧ｃはしだい
に低下する。これにより可変利得増幅器３の制御
信号ｄは低下し、可変利得増幅器１の利得が増大
する。
このように、第１図に示した回路は、自動利得
制御回路として動作する。しかし、これをベース
バンド伝送用の自動利得制御回路として使用する
場合には、前記自動利得制御回路に対する要求条
件の中の第(3)項を満足させる必要から、通常、抵
抗器７の抵抗値と蓄電器８の容量できまる放電時
定数は1000タイムスロツト程度の大きい値にと
り、検出した信号レベルを長時間にわたつて保持
しえるように設計する。これと同時に抵抗器６の
抵抗値と蓄電器８の容量によりきまる充電時定数
は、通常0.5〜２タイムスロツト程度の小さい値
とし、パルス密度が低下した時に、小数の入力パ
ルスで信号ピークレベルが検出し得るように設計
する。
制御回路として動作する。しかし、これをベース
バンド伝送用の自動利得制御回路として使用する
場合には、前記自動利得制御回路に対する要求条
件の中の第(3)項を満足させる必要から、通常、抵
抗器７の抵抗値と蓄電器８の容量できまる放電時
定数は1000タイムスロツト程度の大きい値にと
り、検出した信号レベルを長時間にわたつて保持
しえるように設計する。これと同時に抵抗器６の
抵抗値と蓄電器８の容量によりきまる充電時定数
は、通常0.5〜２タイムスロツト程度の小さい値
とし、パルス密度が低下した時に、小数の入力パ
ルスで信号ピークレベルが検出し得るように設計
する。
しかし、このように自動利得制御回路を前記第
(3)項の条件を満たすように各部の定数を決める
と、前記第(2)項の「過渡応答速度が十分速いこ
と」および前記(4)項の「瞬断サージにより利得が
変動しないこと」の条件を満足するのが困難にな
る欠点がある。すなわち、前記のピークレベル検
出回路２は、放電時定数が長いため何らかの理由
により、一度過充電されると正常な状態に復帰す
るのに非常に長い時間を要するからである。この
ような状態となるのは、ピーク値保持用蓄電器８
が放電された状態にあるときに、比較的高いレベ
ルの信号が入力されることにより、出力信号ｂに
大レベルが発生する場合およびサージ入力があつ
た場合などである。
(3)項の条件を満たすように各部の定数を決める
と、前記第(2)項の「過渡応答速度が十分速いこ
と」および前記(4)項の「瞬断サージにより利得が
変動しないこと」の条件を満足するのが困難にな
る欠点がある。すなわち、前記のピークレベル検
出回路２は、放電時定数が長いため何らかの理由
により、一度過充電されると正常な状態に復帰す
るのに非常に長い時間を要するからである。この
ような状態となるのは、ピーク値保持用蓄電器８
が放電された状態にあるときに、比較的高いレベ
ルの信号が入力されることにより、出力信号ｂに
大レベルが発生する場合およびサージ入力があつ
た場合などである。
第３図はデイジタル制御形による従来例の自動
利得制御回路の要部回路構成図である。第３図で
９はスイツチ設定により利得を可変とする可変利
得増幅器で、通常利得の変化がスイツチ制御入力
ｌに対して対数比例となるように回路方式が選択
される。また、１０は電圧比較器である。この部
分にAD変換器を用いた例もあるが、AD変換器
を使用すると回路規模が大きくなり、一般の自動
利得回路に使用するには適さないので、ここでは
電圧比較器１０を用いた例を示す。第３図で４は
電圧比較器１０の基準電圧発生回路、１２，１３
はアンドゲート、１４は分周用のカウンタ、１５
はアツプダウンカウンタである。カウンタ１４の
段数を「Ｎ」とする。またアツプダウンカウンタ
１５の段数を「±Ｍ」とする。また１はクロツク
信号である。第４図は、第３図に示した可変利得
増幅器９の利得制御信号ｌと利得との関係を示す
図である。縦軸は利得dB、横軸は利得制御信号
ｌのスイツチ制御入力状態番号を示す。
利得制御回路の要部回路構成図である。第３図で
９はスイツチ設定により利得を可変とする可変利
得増幅器で、通常利得の変化がスイツチ制御入力
ｌに対して対数比例となるように回路方式が選択
される。また、１０は電圧比較器である。この部
分にAD変換器を用いた例もあるが、AD変換器
を使用すると回路規模が大きくなり、一般の自動
利得回路に使用するには適さないので、ここでは
電圧比較器１０を用いた例を示す。第３図で４は
電圧比較器１０の基準電圧発生回路、１２，１３
はアンドゲート、１４は分周用のカウンタ、１５
はアツプダウンカウンタである。カウンタ１４の
段数を「Ｎ」とする。またアツプダウンカウンタ
１５の段数を「±Ｍ」とする。また１はクロツク
信号である。第４図は、第３図に示した可変利得
増幅器９の利得制御信号ｌと利得との関係を示す
図である。縦軸は利得dB、横軸は利得制御信号
ｌのスイツチ制御入力状態番号を示す。
第５図は、第３図に×印で示した点の入力信号
あるいは出力信号等を示す動作タイムチヤートで
ある。
あるいは出力信号等を示す動作タイムチヤートで
ある。
このような回路構成で、可変利得増幅器９の出
力信号ｇの信号レベルが、基準電圧発生回路４か
らの基準信号レベル以上になると、アツプダウン
カウンタ１５のダウン側入力にパルス信号が入力
され、アツプダウンカウンタ１５はカウントダウ
ンされて、可変利得増幅器９の利得は下がる。ま
た可変利得増幅器９の出力信号ｇの信号レベル
が、基準電圧発生回路４からの基準信号レベルに
達しない状態がＮクロツク以上続くと、カウンタ
１４がオーバーフローし、アツプダウンカウンタ
１５のアツプ入力にパルスが入力され、アツプダ
ウンカウンタ１５はカウントアツプし、可変利得
増幅器９の利得が増加する。このような動作によ
り自動利得制御回路として動作する。この回路の
動作は基本的には第１図に示したアナログ制御形
自動利得制御回路と等価な特性を示す。しかし、
この回路はデイジタル化により次に示すような利
点を有する。 すなわち、 (1) アナログ制御形自動利得制御回路で不可欠で
あつた、ピークレベル保持用の蓄電器が不必要
となるため、IC化に適する、 (2) アナログ制御形自動利得制御回路では長時間
にわたる利得のホールドは困難であるが、デイ
ジタル方式を用いる場合には、アツプダウンカ
ウンタの制御入力を遮断することにより容易に
行うことができる、 (3) スイツチングにより利得の設定を行つている
ため正確な利得設定が可能であり、また利得可
変範囲を広くとることが可能になる 等の利点がある。
力信号ｇの信号レベルが、基準電圧発生回路４か
らの基準信号レベル以上になると、アツプダウン
カウンタ１５のダウン側入力にパルス信号が入力
され、アツプダウンカウンタ１５はカウントダウ
ンされて、可変利得増幅器９の利得は下がる。ま
た可変利得増幅器９の出力信号ｇの信号レベル
が、基準電圧発生回路４からの基準信号レベルに
達しない状態がＮクロツク以上続くと、カウンタ
１４がオーバーフローし、アツプダウンカウンタ
１５のアツプ入力にパルスが入力され、アツプダ
ウンカウンタ１５はカウントアツプし、可変利得
増幅器９の利得が増加する。このような動作によ
り自動利得制御回路として動作する。この回路の
動作は基本的には第１図に示したアナログ制御形
自動利得制御回路と等価な特性を示す。しかし、
この回路はデイジタル化により次に示すような利
点を有する。 すなわち、 (1) アナログ制御形自動利得制御回路で不可欠で
あつた、ピークレベル保持用の蓄電器が不必要
となるため、IC化に適する、 (2) アナログ制御形自動利得制御回路では長時間
にわたる利得のホールドは困難であるが、デイ
ジタル方式を用いる場合には、アツプダウンカ
ウンタの制御入力を遮断することにより容易に
行うことができる、 (3) スイツチングにより利得の設定を行つている
ため正確な利得設定が可能であり、また利得可
変範囲を広くとることが可能になる 等の利点がある。
従来のデイジタル制御形自動利得制御回路はこ
のような利点をもつが、その動作原理はアナログ
方式と等価であり、アナログ制御方式の場合に問
題となつた、前記自動利得制御回路に対する要求
条件の第(2)項と第(4)項に記載される条件を両立さ
せる問題は依然解決されいない欠点を有する。
のような利点をもつが、その動作原理はアナログ
方式と等価であり、アナログ制御方式の場合に問
題となつた、前記自動利得制御回路に対する要求
条件の第(2)項と第(4)項に記載される条件を両立さ
せる問題は依然解決されいない欠点を有する。
本発明はこの点を改良するもので、高速収束性
を有し、かつ高安定性を有し、電話加入者線によ
りベースバンド信号伝送に適した自動利得制御回
路を提供することを目的とする。
を有し、かつ高安定性を有し、電話加入者線によ
りベースバンド信号伝送に適した自動利得制御回
路を提供することを目的とする。
本発明は、2N0個の利得状態をもつスイツチン
グ方式の利得可変増幅器（N0は正の整数）を設
けて、この利得可変増幅器の出力を基準レベルと
比較する制御を行い、その制御の度に、その比較
結果に基づいてこの出力を与えた利得状態に 2N0／2n＝2N0-n （ｎ＝１〜N0；ｎは制御の回数を示す） を加算（出力が基準レベルより低い場合）、ある
いは減算（出力が基準レベルより高い場合）する
ことにより、N0回目以内の制御で基準レベルに
最も近い出力を与える利得状態に設定する自動利
得制御回路を提供する。
グ方式の利得可変増幅器（N0は正の整数）を設
けて、この利得可変増幅器の出力を基準レベルと
比較する制御を行い、その制御の度に、その比較
結果に基づいてこの出力を与えた利得状態に 2N0／2n＝2N0-n （ｎ＝１〜N0；ｎは制御の回数を示す） を加算（出力が基準レベルより低い場合）、ある
いは減算（出力が基準レベルより高い場合）する
ことにより、N0回目以内の制御で基準レベルに
最も近い出力を与える利得状態に設定する自動利
得制御回路を提供する。
可変利得増幅器の起動時にその増幅器の利得は
一定しない。
一定しない。
この時の可変利得増幅器の制御をROMから読
出した制御値により行う。
出した制御値により行う。
このROMには、直前の制御出力を上位アドレ
スとし、可変利得増幅器の出力レベルと基準レベ
ルとを比較した結果をフリツプフロツプで制御周
期の入力ごとにセツトリセツトされて出力される
値を下位アドレスとする制御出力値が記憶されて
いる。
スとし、可変利得増幅器の出力レベルと基準レベ
ルとを比較した結果をフリツプフロツプで制御周
期の入力ごとにセツトリセツトされて出力される
値を下位アドレスとする制御出力値が記憶されて
いる。
この制御出力値は制御回数をＮとしN0を可変
利得増幅器の利得設定値とすると nN＝nN-1−2N0-N または nN＝nN-1＋2N0-N の制御内容が記憶されているので、直前の制御値
に対して加算または減算し、バイナリサーチを行
つてその可変利得増幅器の出力レベルを制御す
る。このため、基準レベルへの収束を迅速に行う
ことができる。
利得増幅器の利得設定値とすると nN＝nN-1−2N0-N または nN＝nN-1＋2N0-N の制御内容が記憶されているので、直前の制御値
に対して加算または減算し、バイナリサーチを行
つてその可変利得増幅器の出力レベルを制御す
る。このため、基準レベルへの収束を迅速に行う
ことができる。
なお、基準レベルに収束したことを検出した時
はラツチ回路の出力を固定することもできるし、
固定しなくても基準レベル範囲内での変動はきわ
めて少ない。
はラツチ回路の出力を固定することもできるし、
固定しなくても基準レベル範囲内での変動はきわ
めて少ない。
また、この発明は安定性の高い加入者線に適用
するもので、起動時の利得の変動を収束すればそ
の後の入力信号に大きな変動はほとんどなく、入
力信号の大きいレベル変動に速やかに追従動作す
る必要性は少ない。
するもので、起動時の利得の変動を収束すればそ
の後の入力信号に大きな変動はほとんどなく、入
力信号の大きいレベル変動に速やかに追従動作す
る必要性は少ない。
本発明の一実施例を図面に基づいて説明する。
第６図は本発明一実施例の要部ブロツク構成図
である。第６図で１７は有限個の利得状態2N0を
もつスイツチング方式可変利得増幅器であり、そ
の利得は利得制御用デイジタル入力信号ｕの状態
に対数比例する。この可変利得増幅器１７の出力
は、入力レベル判定回路１８に導かれるととも
に、電圧比較器１０の被比較入力端子に導かれて
いる。この電圧比較器１０の比較入力端子には基
準電圧発生回路４が接続されている。
である。第６図で１７は有限個の利得状態2N0を
もつスイツチング方式可変利得増幅器であり、そ
の利得は利得制御用デイジタル入力信号ｕの状態
に対数比例する。この可変利得増幅器１７の出力
は、入力レベル判定回路１８に導かれるととも
に、電圧比較器１０の被比較入力端子に導かれて
いる。この電圧比較器１０の比較入力端子には基
準電圧発生回路４が接続されている。
この電圧比較器１０の出力は、セツトリセツト
フリツプフロツプ２１（以下「フリツプフロツ
プ」という）のセツト端子に導かれている。この
フリツプフロツプ２１の出力は、ROM（Read
Only Me−mory）２２のアドレス入力に導かれ
ている。このROM２２の読出データはラツチ回
路２３に導かれている。このラツチ回路２３の出
力は上記可変利得増幅器１７の制御端子に導かれ
るとともに、上記ROM２２のアドレス端子に導
かれている。また、ラツチ回路２３およびフリツ
プフロツプ２１のリセツト端子には、クロツク信
号がそれぞれ導かれている。
フリツプフロツプ２１（以下「フリツプフロツ
プ」という）のセツト端子に導かれている。この
フリツプフロツプ２１の出力は、ROM（Read
Only Me−mory）２２のアドレス入力に導かれ
ている。このROM２２の読出データはラツチ回
路２３に導かれている。このラツチ回路２３の出
力は上記可変利得増幅器１７の制御端子に導かれ
るとともに、上記ROM２２のアドレス端子に導
かれている。また、ラツチ回路２３およびフリツ
プフロツプ２１のリセツト端子には、クロツク信
号がそれぞれ導かれている。
この例は、上記可変利得増幅器１７の利得状態
が25（N0＝５）の場合を示すものであり、上記ラ
ツチ回路２３からの上記可変利得増幅器１７への
スイツチ制御信号ｕが５個の場合を示している。
が25（N0＝５）の場合を示すものであり、上記ラ
ツチ回路２３からの上記可変利得増幅器１７への
スイツチ制御信号ｕが５個の場合を示している。
第７図は、第６図に×印で示した点の入力信号
あるいは出力信号を示す動作タイムチヤートであ
る。
あるいは出力信号を示す動作タイムチヤートであ
る。
このような回路構成で本発明の特徴ある動作を
説明する。いま、１回目の制御で可変利得増幅器
１７の初期利得が設定されている。すなわち、ラ
ツチ回路２３の内容は n1＝25-1＝16 となつている。（第７図ｕ）。入力信号ｆはこの初
期利得Gn1の可変利得増幅器１７で増幅され、増
幅器出力信号ｇを得る。この出力信号ｇは電圧比
較器１０で基準電圧発生回路４からの基準レベル
ｐと比較され（第７図ｇ）、出力信号ｇが基準レ
ベルｐより小さいことが検出される。このときに
は、フリツプフロツプ２１はセツトされない。
説明する。いま、１回目の制御で可変利得増幅器
１７の初期利得が設定されている。すなわち、ラ
ツチ回路２３の内容は n1＝25-1＝16 となつている。（第７図ｕ）。入力信号ｆはこの初
期利得Gn1の可変利得増幅器１７で増幅され、増
幅器出力信号ｇを得る。この出力信号ｇは電圧比
較器１０で基準電圧発生回路４からの基準レベル
ｐと比較され（第７図ｇ）、出力信号ｇが基準レ
ベルｐより小さいことが検出される。このときに
は、フリツプフロツプ２１はセツトされない。
なお、出力信号ｇのピークレベルが基準レベル
ｐを越えると、比較出力ｔによりフリツプフロツ
プ２１がセツトされ、フリツプフロツプ２１の出
力ｒが論理「１」となる。
ｐを越えると、比較出力ｔによりフリツプフロツ
プ２１がセツトされ、フリツプフロツプ２１の出
力ｒが論理「１」となる。
このフリツプフロツプ２１の出力ｒとラツチ回
路２３の内容とにより、ROM２２のアドレス指
定が行われる。この状態で、クロツク信号ｓが入
力し、ROM２２からラツチ回路２３に次の利得
状態を指示する情報がラツチされる。
路２３の内容とにより、ROM２２のアドレス指
定が行われる。この状態で、クロツク信号ｓが入
力し、ROM２２からラツチ回路２３に次の利得
状態を指示する情報がラツチされる。
すなわち、ROM２２とラツチ回路２３はシー
クエンサを構成していて、クロツク信号ｓが与え
られるとROM２２の読出内容ｖがラツチ回路２
３にラツチされる。これと同時に、フリツプフロ
ツプ２１がリセツトされ、２回目の制御が終了す
る。
クエンサを構成していて、クロツク信号ｓが与え
られるとROM２２の読出内容ｖがラツチ回路２
３にラツチされる。これと同時に、フリツプフロ
ツプ２１がリセツトされ、２回目の制御が終了す
る。
ここで、ラツチ回路２３の出力ｕとフリツプフ
ロツプ２１の出力ｒとでアドレス指定される
ROM２２の内容について説明する。いま、Ｎ回
目の制御で設定される利得状態をnoとする。この
ときには、ラツチ回路２３の出力ｕはnN-1であ
り、このときの利得Ｇ（nN-1）での出力信号ｇが
基準レベルｐより大きくフリツプフロツプ２１が
セツトされていれば、ROM２２の指定アドレス
の内容は nN＝nN-1−2N0-N となり、出力信号ｇが基準レベルｐより小さくフ
リツプフロツプ２１がセツトされていなければ、
ROM２２の指定アドレスの内容は、 nN＝nN-1＋2N0-N となる。すなわち、信号ｒは直前の状態に変化分
を加算するか減算するかの指示情報となる。
ロツプ２１の出力ｒとでアドレス指定される
ROM２２の内容について説明する。いま、Ｎ回
目の制御で設定される利得状態をnoとする。この
ときには、ラツチ回路２３の出力ｕはnN-1であ
り、このときの利得Ｇ（nN-1）での出力信号ｇが
基準レベルｐより大きくフリツプフロツプ２１が
セツトされていれば、ROM２２の指定アドレス
の内容は nN＝nN-1−2N0-N となり、出力信号ｇが基準レベルｐより小さくフ
リツプフロツプ２１がセツトされていなければ、
ROM２２の指定アドレスの内容は、 nN＝nN-1＋2N0-N となる。すなわち、信号ｒは直前の状態に変化分
を加算するか減算するかの指示情報となる。
このため、本実施例では２回目の制御では、フ
リツプフロツプ２１の出力ｒが論理「０」であ
り、ラツチ回路２３の出力ｕがn1＝16であるの
で、ROM２２から読出される内容は n2＝16＋25-2＝16＋23＝24 となる。
リツプフロツプ２１の出力ｒが論理「０」であ
り、ラツチ回路２３の出力ｕがn1＝16であるの
で、ROM２２から読出される内容は n2＝16＋25-2＝16＋23＝24 となる。
以下同様な動作が繰返される。この利得状態n2
における利得Ｇ（n2）では、可変利得増幅器１７
の出力ｇは基準レベルｐよりも小さなピークレベ
ルをもつため、フリツプフロツプ２１の出力ｒが
論理「１」とされ、３回目の制御で n3＝24−25-3＝24−４＝20 の利得制御状態がROM２２からラツチ回路２３
にラツチされる。このように制御を行うことによ
り、本実施例では５回目の制御により基準レベル
ｐを出力信号ｎとする利得Ｇ（n5）（n5＝21）に迅
速に収束される。
における利得Ｇ（n2）では、可変利得増幅器１７
の出力ｇは基準レベルｐよりも小さなピークレベ
ルをもつため、フリツプフロツプ２１の出力ｒが
論理「１」とされ、３回目の制御で n3＝24−25-3＝24−４＝20 の利得制御状態がROM２２からラツチ回路２３
にラツチされる。このように制御を行うことによ
り、本実施例では５回目の制御により基準レベル
ｐを出力信号ｎとする利得Ｇ（n5）（n5＝21）に迅
速に収束される。
この後はROM２２の出力はクロツクｓにより
フリツプフロツプ２１が交互に切り替わるので、
ROM２２の出力も交互に「21」と「22」の出力
がなされることになる。この場合、制御入力が交
互になるので、可変利得増幅器１７の利得も変動
することにはなるが、これは基準レベル内であ
り、このレベル変動は後段の回路で吸収できる。
フリツプフロツプ２１が交互に切り替わるので、
ROM２２の出力も交互に「21」と「22」の出力
がなされることになる。この場合、制御入力が交
互になるので、可変利得増幅器１７の利得も変動
することにはなるが、これは基準レベル内であ
り、このレベル変動は後段の回路で吸収できる。
この動作を第８図のタイムチヤートに示す。
また、n5で収束したことを後述するように監視
回路２５で検出して、クロツク信号を遮断し、ラ
ツチ回路の出力を固定して収束動作を終了させる
こともできる。
回路２５で検出して、クロツク信号を遮断し、ラ
ツチ回路の出力を固定して収束動作を終了させる
こともできる。
出力レベル判定回路１８は最終的に決定された
可変利得増幅器１７の利得が適当なものであるか
否かを可変利得増幅器１７の出力信号ｇのピーク
レベルを監視することにより判定するための回路
である。この判定回路１８は利得選択動作中に入
力信号ｆに雑音が重畳され、誤つた利得状態に設
定された場合に、誤り設定を検出する目的をもつ
ものであり、実施上付加することがよい。
可変利得増幅器１７の利得が適当なものであるか
否かを可変利得増幅器１７の出力信号ｇのピーク
レベルを監視することにより判定するための回路
である。この判定回路１８は利得選択動作中に入
力信号ｆに雑音が重畳され、誤つた利得状態に設
定された場合に、誤り設定を検出する目的をもつ
ものであり、実施上付加することがよい。
なお、上記例はN0＝５であり５回目の制御で
出力信号ｇが基準レベルｐに収束する例を示した
が出力信号レベル監視回路２５を付加して、出力
信号レベルが一定の範囲内に達したことを監視
し、この監視出力によりクロツク信号ｓを停止さ
せ、ラツチ回路２３のラツチ内容を固定すること
により利得制御動作を終了させるよう構成するこ
とが良い。
出力信号ｇが基準レベルｐに収束する例を示した
が出力信号レベル監視回路２５を付加して、出力
信号レベルが一定の範囲内に達したことを監視
し、この監視出力によりクロツク信号ｓを停止さ
せ、ラツチ回路２３のラツチ内容を固定すること
により利得制御動作を終了させるよう構成するこ
とが良い。
本発明は以上説明したように、本発明の自動利
得制御回路では増幅器利得の前の状態に、前の制
御値の半分を出力レベルに応じて加算または減算
することにしたため、本発明の回路は、起動時の
レベル変動を迅速に基準レベルに収束することが
でき、利得の保持が容易であつて、スイツチング
により利得選択制御を行い正確な利得制御が可能
でしかも瞬断サージにより利得が変動しない効果
が得られる。
得制御回路では増幅器利得の前の状態に、前の制
御値の半分を出力レベルに応じて加算または減算
することにしたため、本発明の回路は、起動時の
レベル変動を迅速に基準レベルに収束することが
でき、利得の保持が容易であつて、スイツチング
により利得選択制御を行い正確な利得制御が可能
でしかも瞬断サージにより利得が変動しない効果
が得られる。
第１図はアナログ制御方式による従来例の要部
構成図。第２図は第１図に×印で示した点の入力
信号あるいは出力信号を示す動作タイムチヤー
ト。第３図はデイジタル制御方式による従来例の
要部構成図。第４図は第３図に示した可変利得増
幅器の動作特性図。第５図は第３図に×印で示し
た点の入力信号あるいは出力信号を示す動作タイ
ムチヤート。第６図は本発明一実施例の要部ブロ
ツク構成図。第７図は第６図に×印で示した点の
入力信号あるいは出力信号を示す動作タイムチヤ
ート。第８図は第６図のROMの出力のタイムチ
ヤート。 １，９，１７……可変利得増幅器、２……ピー
クレベル検出回路、３……誤差電圧発生回路、４
……基準電圧発生回路、５……ダイオード、６，
７……抵抗器、８……蓄電器、１０……電圧比較
器、１２，１３……アンドゲート、１４……カウ
ンタ、１５……アツプダウンカウンタ、１８……
出力レベル判定回路、２１……セツトリセツトフ
リツプフロツプ、２２……ROM、２３……ラツ
チ回路、２５……監視回路。
構成図。第２図は第１図に×印で示した点の入力
信号あるいは出力信号を示す動作タイムチヤー
ト。第３図はデイジタル制御方式による従来例の
要部構成図。第４図は第３図に示した可変利得増
幅器の動作特性図。第５図は第３図に×印で示し
た点の入力信号あるいは出力信号を示す動作タイ
ムチヤート。第６図は本発明一実施例の要部ブロ
ツク構成図。第７図は第６図に×印で示した点の
入力信号あるいは出力信号を示す動作タイムチヤ
ート。第８図は第６図のROMの出力のタイムチ
ヤート。 １，９，１７……可変利得増幅器、２……ピー
クレベル検出回路、３……誤差電圧発生回路、４
……基準電圧発生回路、５……ダイオード、６，
７……抵抗器、８……蓄電器、１０……電圧比較
器、１２，１３……アンドゲート、１４……カウ
ンタ、１５……アツプダウンカウンタ、１８……
出力レベル判定回路、２１……セツトリセツトフ
リツプフロツプ、２２……ROM、２３……ラツ
チ回路、２５……監視回路。
Claims (1)
- 【特許請求の範囲】 １ デイジタル制御入力により利得が変化する可
変利得増幅器１７と、 この増幅器の出力信号と基準レベルとを比較す
る比較器１０と を備えた利得制御回路において、 この比較器の出力によりセツトされ１制御周期
毎にリセツトされるフリツプフロツプ２１と、 このフリツプフロツプの出力と上記デイジタル
制御入力の信号をアドレス入力とする記憶回路２
２と、 この記憶回路の続出出力を１制御周期にわたり
ラツチし上記デイジタル制御入力に与えるラツチ
回路２３と を備え、 上記記憶回路は、 直前のデイジタル制御入力と上記フリツプフロ
ツプの状態とにより表される記憶回路の二つの番
地に、 上記可変利得増幅器の出力が基準レベルを越え
たときは nN＝nN-1−2N0-N 基準レベルを下回るときは nN＝nN-1＋2N0-N （ただし、Ｎは制御の回数を示し、N0は可変利
得増幅器の利得設定値である。） なるデイジタル制御入力値がそれぞれ書込まれて
いる ことを特徴とする自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12379380A JPS5748813A (en) | 1980-09-06 | 1980-09-06 | Automatic gain control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12379380A JPS5748813A (en) | 1980-09-06 | 1980-09-06 | Automatic gain control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5748813A JPS5748813A (en) | 1982-03-20 |
| JPH0160966B2 true JPH0160966B2 (ja) | 1989-12-26 |
Family
ID=14869440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12379380A Granted JPS5748813A (en) | 1980-09-06 | 1980-09-06 | Automatic gain control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5748813A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0375065U (ja) * | 1989-11-24 | 1991-07-29 | ||
| JP2008258725A (ja) * | 2007-04-02 | 2008-10-23 | Oki Electric Ind Co Ltd | オフセットキャンセル装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6069982A (ja) * | 1983-09-26 | 1985-04-20 | Pioneer Electronic Corp | ビデオフォーマット信号の記録媒体 |
| JPS6252476A (ja) * | 1985-08-30 | 1987-03-07 | Mitsubishi Electric Corp | レ−ダ受信機のａｇｃ回路 |
| US7583642B2 (en) * | 2002-09-10 | 2009-09-01 | Harris Corporation | Communication system providing hybrid optical/wireless communications and related methods |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6030446B2 (ja) * | 1976-11-26 | 1985-07-16 | シャープ株式会社 | 高速書込み型ディジタル自動利得制御回路 |
-
1980
- 1980-09-06 JP JP12379380A patent/JPS5748813A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0375065U (ja) * | 1989-11-24 | 1991-07-29 | ||
| JP2008258725A (ja) * | 2007-04-02 | 2008-10-23 | Oki Electric Ind Co Ltd | オフセットキャンセル装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5748813A (en) | 1982-03-20 |
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