JPH0211179B2 - - Google Patents
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- JPH0211179B2 JPH0211179B2 JP57053935A JP5393582A JPH0211179B2 JP H0211179 B2 JPH0211179 B2 JP H0211179B2 JP 57053935 A JP57053935 A JP 57053935A JP 5393582 A JP5393582 A JP 5393582A JP H0211179 B2 JPH0211179 B2 JP H0211179B2
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- pla
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
技術分野
本発明はプログラマブル・ロジツク・アレイ
（PLA）に関するものである。 背景技術 プログラマブル・ロジツク・アレイは、例えば
W.Carr及びJ.Mice著“MOS／LSI Design and
Application”、McGraw−Hill、1972、P.229〜
258に記載されているように、公知である。その
ようなPLAを用いる事によつて組み合せ論理回
路が規則的な構造、特にマトリツクス構造の形で
直接的に実現でき、従つて規則構造を持たない論
理回路と比較すると大量生産、試験及びストツク
保持が容易になるという利点が存在する。データ
内容が製造時に固定的に刻み付けられ、その後の
変更が不可能なPLAの他に、製造後のプログラ
ミングを特容するPLAも存在する。そのような
構造の例が米国特許第3987286号明細書に記載さ
れている。 いくつかの状態を採用し得る、特殊な結合及び
論理素子を用いたマルチ・パーソナルゼーシヨン
も公知である。それについてはIBM TDB、
Vol.17、No.３、August1974、p.811〜812を参照
されたい。しかしながら特殊な素子が必要で、部
品の冗長度が高く、そして動作速度が低いので、
そのような解決法の実用的な応用は存在していな
い。 IBM TDB、Vol.20、No.10、March1978、
p.4016〜4018及び米国特許第4084152号明細書か
らは高度集積技術を用いたPLAが公知である。
ここでは使用されないままの論理領域即ち冗長な
回路が減らされている。しかし、これらの回路構
成の欠点は、複雑な論理回路の設計者にとつて自
由度がかなり制限される事である。これは規則構
造に必要な高度の柔軟性が再び失なわれる事を意
味し、その結果それらのPLAの使用分野も非常
に制限される。 特願昭56−128251号（特開昭57−88597号）は、
高度集積技術におけるPLAのより一層の改善を
開示している。この技術はより高い機能密度及び
異なつた機能間の急速な電気的切換を可能にし、
そして高い再プログラミング電圧又は特殊な素子
を必要としない。この構成の特徴は、結合素子が
少なくとも２つの隣接したゲート部分を有する電
界効果トランジスタから成り、その少なくとも２
つのゲート部分にスイツチング電位が加えられた
条件の下でソース・ドレイン回路経路が活性化
し、２つ以上の機能のうち１つだけにおいて接続
を確立する場合は選択された機能を決定する制御
線にゲート部分の１つが接続され残りのゲート部
分が各入力線に接続され、又少なくとも２つの機
能において接続を確立する場合は結合素子の少な
くとも２つのゲート部分が各入力に共に接続され
るようにパーソナライズが行なわれる事である。
そのような構成は表面の利用度を高め、従つて高
度集積構造に適するが、冗長部品の割合が高いと
いう古い欠点をなお保持している。 発明の開示 従つて本発明の目的は、セルのドント・ケア
（Don't Care）状態を活性化すると共に機能的
PLAビツトを不活性化する事を可能にするPLA
を提供する事である。 PLA内のセルのドント・ケア状態の汚性化及
びPLAのANDアレイ及びORアレイに関する
個々の制御手段により、回路の冗長度の大幅な減
少と共に、多数の論理機能が得られる。 ２段AND／OR回路の形の新規に導入された制
御回路を通じてANDアレイ及びORアレイの非常
にすぐれた制御が可能になる。これはそのような
制御回路がPLAの構造全体の中に非常に良く適
合するからである。従つて制御論理に必要な付加
的な空間は最小限に保つ事ができる。 実施例の説明 第１図のPLAは高度集積化態様に作るのに特
に適している。これはそれが規則的構造を有し、
介在する制御回路も同様にAND回路とOR回路と
の組み合せから構成成されるからである。この
PLAはANDアレイ１及びORアレイ２、並びに
ANDアレイ１に先行し可能なセルの１つを選択
するための回路ST０〜STnから構成される。制
御回路ST０〜STnの各々に、入力Ｓ１及びＳ２
並びに各機能入力Ｆ０，Ｆ１…又はFnが加えら
れる。各制御回路ST０〜STnの出力はＦ０′，Ｃ
０，Ｃ０′，‥‥，Fn′，Cn，Cn′である。第２図
から見てとれるように、各制御回路ST０〜STn
は、４つのAND回路と、２つのXOR回路と、３
つのNOT回路から構成される。制御回路ST０〜
STnはどれも同一であるので説明の便宜上制御回
路ST０に注目することにすると、制御回路の出
力FO＝F0・2であることが直ち見てとれる。ま
た、Ｃ＝（F0・S2）（1・2）（第２図で、
Fv0はF0と同一であるとする） ＝F0・S1・S2＋F0・S2＋0・1・2＋1・2＝F
0・S2＋1・2 一方、第２図でと表記されている、ANDア
レイへの入力は、 ＝（F0・S2）（S1・2）＝F0・S2・1＋F0・S2＋
0・S1・2＋S1・2 ＝F0・S2＋S1・2 尚、このとき、第２図の右端の出力信号名のう
ち、一番下の、Ｃ、FOという名称の３本の線
に注目していることに留意されたい。そのすぐ上
には、同じくSTOから出力されているＣ、、
FOと称する３本の線があるけれども、これらは
単に、一番下の、Ｃ、FOをそれぞれ論理的に
反転したものにすぎない。 さて、記法の便宜上、第２図において、ST０
に入力されるFv0（上記式ではF0）をFv、STOか
らANDアレイに出力されるFOをF′v、STOから
ANDアレイに出力される上記式中のＣをC′v、
STOからANDアレイに出力されるをCvと書く
ことにすると、 F′v＝Fv・2 Cv＝Fv・S2＋S1・2 C′v＝Fv・S2＋1・2 これらの式において、S1＝１、S2＝０、の場
合は、 F′v＝Fv Cv＝１ C′v＝０ S1＝０、S2＝０の場合は、 F′v＝Fv Cv＝０ C′v＝１ S1＝０、S2＝１の場合は、 F′v＝０ Cv＝C′v＝Fv そこで、S1＝１、S2＝０の場合は、Cv＝１、
C′v＝０により、２重パーソナリゼーシヨン論理
関数のうちの一方が有効化される。（前記特願昭
56−128251号を参照されたい）このときの入力
Fvを特にFKT1と称することにする。すると、
F′v＝FKT1である。 また、S1＝０、S2＝０の場合は、Cv＝０、C′v
＝１により、２重パーソナリゼーシヨン論理関数
のうちの他方が有効化される。このときの入力
Fvを特にFKT2と称すると、F′v＝FKT2である。 さらに、S1＝０、S2＝１の場合は、F′vが恒等
的に０となつて、２重パーソナリゼーシヨン論理
関数は有効化されず、むしろFvがCv、C′vにその
まま反映される。このときのFvをFKT3とする
と、Cv＝C′v＝FKT3である。Cv＝C′v＝FKT3
という状態は、後述するドント・ケアの最適利用
のため設定される。 これらをまとめると、以下の表１のようにな
る。
（PLA）に関するものである。 背景技術 プログラマブル・ロジツク・アレイは、例えば
W.Carr及びJ.Mice著“MOS／LSI Design and
Application”、McGraw−Hill、1972、P.229〜
258に記載されているように、公知である。その
ようなPLAを用いる事によつて組み合せ論理回
路が規則的な構造、特にマトリツクス構造の形で
直接的に実現でき、従つて規則構造を持たない論
理回路と比較すると大量生産、試験及びストツク
保持が容易になるという利点が存在する。データ
内容が製造時に固定的に刻み付けられ、その後の
変更が不可能なPLAの他に、製造後のプログラ
ミングを特容するPLAも存在する。そのような
構造の例が米国特許第3987286号明細書に記載さ
れている。 いくつかの状態を採用し得る、特殊な結合及び
論理素子を用いたマルチ・パーソナルゼーシヨン
も公知である。それについてはIBM TDB、
Vol.17、No.３、August1974、p.811〜812を参照
されたい。しかしながら特殊な素子が必要で、部
品の冗長度が高く、そして動作速度が低いので、
そのような解決法の実用的な応用は存在していな
い。 IBM TDB、Vol.20、No.10、March1978、
p.4016〜4018及び米国特許第4084152号明細書か
らは高度集積技術を用いたPLAが公知である。
ここでは使用されないままの論理領域即ち冗長な
回路が減らされている。しかし、これらの回路構
成の欠点は、複雑な論理回路の設計者にとつて自
由度がかなり制限される事である。これは規則構
造に必要な高度の柔軟性が再び失なわれる事を意
味し、その結果それらのPLAの使用分野も非常
に制限される。 特願昭56−128251号（特開昭57−88597号）は、
高度集積技術におけるPLAのより一層の改善を
開示している。この技術はより高い機能密度及び
異なつた機能間の急速な電気的切換を可能にし、
そして高い再プログラミング電圧又は特殊な素子
を必要としない。この構成の特徴は、結合素子が
少なくとも２つの隣接したゲート部分を有する電
界効果トランジスタから成り、その少なくとも２
つのゲート部分にスイツチング電位が加えられた
条件の下でソース・ドレイン回路経路が活性化
し、２つ以上の機能のうち１つだけにおいて接続
を確立する場合は選択された機能を決定する制御
線にゲート部分の１つが接続され残りのゲート部
分が各入力線に接続され、又少なくとも２つの機
能において接続を確立する場合は結合素子の少な
くとも２つのゲート部分が各入力に共に接続され
るようにパーソナライズが行なわれる事である。
そのような構成は表面の利用度を高め、従つて高
度集積構造に適するが、冗長部品の割合が高いと
いう古い欠点をなお保持している。 発明の開示 従つて本発明の目的は、セルのドント・ケア
（Don't Care）状態を活性化すると共に機能的
PLAビツトを不活性化する事を可能にするPLA
を提供する事である。 PLA内のセルのドント・ケア状態の汚性化及
びPLAのANDアレイ及びORアレイに関する
個々の制御手段により、回路の冗長度の大幅な減
少と共に、多数の論理機能が得られる。 ２段AND／OR回路の形の新規に導入された制
御回路を通じてANDアレイ及びORアレイの非常
にすぐれた制御が可能になる。これはそのような
制御回路がPLAの構造全体の中に非常に良く適
合するからである。従つて制御論理に必要な付加
的な空間は最小限に保つ事ができる。 実施例の説明 第１図のPLAは高度集積化態様に作るのに特
に適している。これはそれが規則的構造を有し、
介在する制御回路も同様にAND回路とOR回路と
の組み合せから構成成されるからである。この
PLAはANDアレイ１及びORアレイ２、並びに
ANDアレイ１に先行し可能なセルの１つを選択
するための回路ST０〜STnから構成される。制
御回路ST０〜STnの各々に、入力Ｓ１及びＳ２
並びに各機能入力Ｆ０，Ｆ１…又はFnが加えら
れる。各制御回路ST０〜STnの出力はＦ０′，Ｃ
０，Ｃ０′，‥‥，Fn′，Cn，Cn′である。第２図
から見てとれるように、各制御回路ST０〜STn
は、４つのAND回路と、２つのXOR回路と、３
つのNOT回路から構成される。制御回路ST０〜
STnはどれも同一であるので説明の便宜上制御回
路ST０に注目することにすると、制御回路の出
力FO＝F0・2であることが直ち見てとれる。ま
た、Ｃ＝（F0・S2）（1・2）（第２図で、
Fv0はF0と同一であるとする） ＝F0・S1・S2＋F0・S2＋0・1・2＋1・2＝F
0・S2＋1・2 一方、第２図でと表記されている、ANDア
レイへの入力は、 ＝（F0・S2）（S1・2）＝F0・S2・1＋F0・S2＋
0・S1・2＋S1・2 ＝F0・S2＋S1・2 尚、このとき、第２図の右端の出力信号名のう
ち、一番下の、Ｃ、FOという名称の３本の線
に注目していることに留意されたい。そのすぐ上
には、同じくSTOから出力されているＣ、、
FOと称する３本の線があるけれども、これらは
単に、一番下の、Ｃ、FOをそれぞれ論理的に
反転したものにすぎない。 さて、記法の便宜上、第２図において、ST０
に入力されるFv0（上記式ではF0）をFv、STOか
らANDアレイに出力されるFOをF′v、STOから
ANDアレイに出力される上記式中のＣをC′v、
STOからANDアレイに出力されるをCvと書く
ことにすると、 F′v＝Fv・2 Cv＝Fv・S2＋S1・2 C′v＝Fv・S2＋1・2 これらの式において、S1＝１、S2＝０、の場
合は、 F′v＝Fv Cv＝１ C′v＝０ S1＝０、S2＝０の場合は、 F′v＝Fv Cv＝０ C′v＝１ S1＝０、S2＝１の場合は、 F′v＝０ Cv＝C′v＝Fv そこで、S1＝１、S2＝０の場合は、Cv＝１、
C′v＝０により、２重パーソナリゼーシヨン論理
関数のうちの一方が有効化される。（前記特願昭
56−128251号を参照されたい）このときの入力
Fvを特にFKT1と称することにする。すると、
F′v＝FKT1である。 また、S1＝０、S2＝０の場合は、Cv＝０、C′v
＝１により、２重パーソナリゼーシヨン論理関数
のうちの他方が有効化される。このときの入力
Fvを特にFKT2と称すると、F′v＝FKT2である。 さらに、S1＝０、S2＝１の場合は、F′vが恒等
的に０となつて、２重パーソナリゼーシヨン論理
関数は有効化されず、むしろFvがCv、C′vにその
まま反映される。このときのFvをFKT3とする
と、Cv＝C′v＝FKT3である。Cv＝C′v＝FKT3
という状態は、後述するドント・ケアの最適利用
のため設定される。 これらをまとめると、以下の表１のようにな
る。
【表】
ANDアレイ１は積項線Ｐ０〜Pmを有し、そ
れらは制御回路STP０〜STPm及びその出力線
Ｐ０′，Ｃ０，Ｃ０′，……Pm′，Cm，Cm′を経
てORアレイに作用する。制御回路STP０〜
STPmには、制御入力Ｓ３及びＳ４も加えられ
る。ORアレイ２の下辺には、PLAの出力線３が
設けられる。制御回路ST０〜STn及びSTP０〜
STPmの構造は第２図に関連して以下説明する。
第２図は、２つのゲート電極を有する電界効果ト
ランジスタを用いる事によつて最大限の集積化に
特に適したPLAのより詳細な回路図である。し
かしながらこの構造の動作を詳細に説明する前
に、第３図の１個のシングル・セルの構造と動作
を説明する。ここで説明するPLAのためのシン
グル・セルは電界効果トランジスタFETから成
る。このFETは２つのゲート電極Ｔ１及びＴ２
を有する。FETの１つの電極、好ましくはドレ
イン電極は信号線及び抵抗Ｒを経て電圧＋Ｖに接
続される。またこの信号線に垂直に信号線FKT
１，２及びＣ及びC′が存在する。線FKT１，２
は２重パーソナリゼーシヨンに必要な機能線であ
つて、２つの機能FKT１及びKFT２に関して以
下の定義が適用される。 FKT1：Ｃ＝１；Ｃ＝′ FKT2：Ｃ＝０；Ｃ＝′ ２つの電極Ｔ１及びＴ２への各信号線接続はこ
の表に一致しなければならない。もしドント・ケ
ア状態KFT３が活性化されるべき場合、FETの
Ｔ１及びＴ２へ至る第３図の接続が生じなければ
ならない。これらの接続は以下の活性化用論理表
に対応する。 FKT3＝Ｃ＝C′ FKT1、２＝０ これまでは、以下述べたようにこの状態は２重
パーソナリゼーシヨンに用いられていない。 第１図のPLAに関する第２図の詳細な回路図
を、これから説明する。第２図は、第３図のセル
の実際の適用を非常に明瞭に示している。第２図
の左側に、共通制御線S1及びS2に接続された制
御回路ST０，ST１及びST２が存在する。左側
の入力線から、信号Fv０及びＦ０，Fv１及びＦ
１、並びにFv２及びＦ２が、対応する制御回路
に加えられる。制御回路ST０の構造によつて示
されるように、同一の構造の制御ユニツトST０，
ST１及びST２はAND回路とOR回路とから構成
される。制御回路の出力において、信号Ｃ及び
並びにＦ０及び０が制御ユニツトST０におい
て利用可能であり、信号Ｃ及び並びにＦ１及び
Ｆ１が制御ユニツトST１において利用可能であ
る。制御回路ST２の出力においては第２図に示
すように対応する信号が利用可能である。これら
の出力信号に関する信号線は、各制御回路が有利
に２つの付属する行を有するように、即ち一方が
真機能Ｆ０、そして他方が補機能０を有するよ
うに、ANDアレイ１のセルのゲート電極に行方
向に集められる。ANDアレイ１の出力線として
垂直線Ｐ０〜Pnが用いられる。そのうち５本が
第２図に示されている。これらの垂直線Ｐ０〜
Pnはその端部が各々１つに抵抗を経て共通点に
接続され、共通点には電圧＋Ｖが加えられる。こ
れらの線Ｐ０〜Pnの出力は、ANDアレイ１と
ORアレイ２との間に設けられた制御回路STP０
〜STPnに入力線として与えられる。第２図には
５つの制御回路が描かれている。さらにこれらの
制御回路STP０〜STPnは、制御信号Ｓ３及びＳ
４が加えられる信号線に接続される。入力Pv０
……Pvmはドント・ケア位置の最適利用のため
に随位の積項線（Ｐ０‥‥Pm）に接続する事が
できる。制御回路STP０〜STPnの出力線はOR
アレイ２のセルの各列のゲート電極に接続され
る。ORアレイ２のセルも同様に第３図の基本セ
ルから構成される。制御回路STP０〜STPnの出
力線に垂直にPLAの和項線３が存在し、ここに
動作終了時に論理出力が現われる。これらの信号
線の他端は各々１個の抵抗を経て電圧源＋Ｖに接
続される。 ５つの可能なセル状態の１つを選択するための
制御回路ST０，ST１又はST２は、各関数線Fv
毎に以下の条件を満たすべきである。
れらは制御回路STP０〜STPm及びその出力線
Ｐ０′，Ｃ０，Ｃ０′，……Pm′，Cm，Cm′を経
てORアレイに作用する。制御回路STP０〜
STPmには、制御入力Ｓ３及びＳ４も加えられ
る。ORアレイ２の下辺には、PLAの出力線３が
設けられる。制御回路ST０〜STn及びSTP０〜
STPmの構造は第２図に関連して以下説明する。
第２図は、２つのゲート電極を有する電界効果ト
ランジスタを用いる事によつて最大限の集積化に
特に適したPLAのより詳細な回路図である。し
かしながらこの構造の動作を詳細に説明する前
に、第３図の１個のシングル・セルの構造と動作
を説明する。ここで説明するPLAのためのシン
グル・セルは電界効果トランジスタFETから成
る。このFETは２つのゲート電極Ｔ１及びＴ２
を有する。FETの１つの電極、好ましくはドレ
イン電極は信号線及び抵抗Ｒを経て電圧＋Ｖに接
続される。またこの信号線に垂直に信号線FKT
１，２及びＣ及びC′が存在する。線FKT１，２
は２重パーソナリゼーシヨンに必要な機能線であ
つて、２つの機能FKT１及びKFT２に関して以
下の定義が適用される。 FKT1：Ｃ＝１；Ｃ＝′ FKT2：Ｃ＝０；Ｃ＝′ ２つの電極Ｔ１及びＴ２への各信号線接続はこ
の表に一致しなければならない。もしドント・ケ
ア状態KFT３が活性化されるべき場合、FETの
Ｔ１及びＴ２へ至る第３図の接続が生じなければ
ならない。これらの接続は以下の活性化用論理表
に対応する。 FKT3＝Ｃ＝C′ FKT1、２＝０ これまでは、以下述べたようにこの状態は２重
パーソナリゼーシヨンに用いられていない。 第１図のPLAに関する第２図の詳細な回路図
を、これから説明する。第２図は、第３図のセル
の実際の適用を非常に明瞭に示している。第２図
の左側に、共通制御線S1及びS2に接続された制
御回路ST０，ST１及びST２が存在する。左側
の入力線から、信号Fv０及びＦ０，Fv１及びＦ
１、並びにFv２及びＦ２が、対応する制御回路
に加えられる。制御回路ST０の構造によつて示
されるように、同一の構造の制御ユニツトST０，
ST１及びST２はAND回路とOR回路とから構成
される。制御回路の出力において、信号Ｃ及び
並びにＦ０及び０が制御ユニツトST０におい
て利用可能であり、信号Ｃ及び並びにＦ１及び
Ｆ１が制御ユニツトST１において利用可能であ
る。制御回路ST２の出力においては第２図に示
すように対応する信号が利用可能である。これら
の出力信号に関する信号線は、各制御回路が有利
に２つの付属する行を有するように、即ち一方が
真機能Ｆ０、そして他方が補機能０を有するよ
うに、ANDアレイ１のセルのゲート電極に行方
向に集められる。ANDアレイ１の出力線として
垂直線Ｐ０〜Pnが用いられる。そのうち５本が
第２図に示されている。これらの垂直線Ｐ０〜
Pnはその端部が各々１つに抵抗を経て共通点に
接続され、共通点には電圧＋Ｖが加えられる。こ
れらの線Ｐ０〜Pnの出力は、ANDアレイ１と
ORアレイ２との間に設けられた制御回路STP０
〜STPnに入力線として与えられる。第２図には
５つの制御回路が描かれている。さらにこれらの
制御回路STP０〜STPnは、制御信号Ｓ３及びＳ
４が加えられる信号線に接続される。入力Pv０
……Pvmはドント・ケア位置の最適利用のため
に随位の積項線（Ｐ０‥‥Pm）に接続する事が
できる。制御回路STP０〜STPnの出力線はOR
アレイ２のセルの各列のゲート電極に接続され
る。ORアレイ２のセルも同様に第３図の基本セ
ルから構成される。制御回路STP０〜STPnの出
力線に垂直にPLAの和項線３が存在し、ここに
動作終了時に論理出力が現われる。これらの信号
線の他端は各々１個の抵抗を経て電圧源＋Ｖに接
続される。 ５つの可能なセル状態の１つを選択するための
制御回路ST０，ST１又はST２は、各関数線Fv
毎に以下の条件を満たすべきである。
【表】
この表中の定義は前記表１と同じである。
また、第２図のST０に関連して、前に説明し
たように、 F′vn＝Fvn・2 ′vn＝（・2）＝Fvn＋S2 Cvn＝Fvn・S2＋2・S1 C′vn＝Fvn・S2＋2・1 ただし、vnという添え字は、ｎ番目の制御回
路STnに関連する入出力であることを示す。 これらの機能に対して制御回路ST０に示す
AND回路及びOR回路の回路が対応する。制御回
路ST１及びST２に関する構造は当然にそれと同
様であり、またPLAのANDアレイとORアレイ
との間に設けられた制御回路STP０〜STPnの構
造も同様である。PLAのドント・ケア状態の最
適利用のために、各機能入力FnはPLAの随意の
機能信号線に切り換える事ができる。さて、前記
表１によれば、ANDアレイは、Ｓ１，Ｓ２が１、
０であるか、０、０であるか、０、１であるかに
よつて異なる３通りの論理関数を実現する。それ
らを、それぞれＰ１，Ｐ２，Ｐ３と称することに
する。 一方、それと同様に、ORアレイは、Ｓ３，Ｓ
４が１、０であるか、０、０であるか、０、１で
あるかによつて異なる３通りの論理関数を実現す
る。それらをそれぞれSUM１，SUM２，SUM
３と称することにする。 すると、ANDアレイのＰ１，Ｐ２，Ｐ３とい
う３通りの論理関数と、ORアレイのSUM１，
SUM２，SUM３という３通りの論理関数の組合
せにより、３×３＝９通りの論理関数が与えられ
る。それらをそれぞれPLA−FKT１ないしPLA
−FKT９と呼ぶことにすると、次の表のように
まとめることができる。
たように、 F′vn＝Fvn・2 ′vn＝（・2）＝Fvn＋S2 Cvn＝Fvn・S2＋2・S1 C′vn＝Fvn・S2＋2・1 ただし、vnという添え字は、ｎ番目の制御回
路STnに関連する入出力であることを示す。 これらの機能に対して制御回路ST０に示す
AND回路及びOR回路の回路が対応する。制御回
路ST１及びST２に関する構造は当然にそれと同
様であり、またPLAのANDアレイとORアレイ
との間に設けられた制御回路STP０〜STPnの構
造も同様である。PLAのドント・ケア状態の最
適利用のために、各機能入力FnはPLAの随意の
機能信号線に切り換える事ができる。さて、前記
表１によれば、ANDアレイは、Ｓ１，Ｓ２が１、
０であるか、０、０であるか、０、１であるかに
よつて異なる３通りの論理関数を実現する。それ
らを、それぞれＰ１，Ｐ２，Ｐ３と称することに
する。 一方、それと同様に、ORアレイは、Ｓ３，Ｓ
４が１、０であるか、０、０であるか、０、１で
あるかによつて異なる３通りの論理関数を実現す
る。それらをそれぞれSUM１，SUM２，SUM
３と称することにする。 すると、ANDアレイのＰ１，Ｐ２，Ｐ３とい
う３通りの論理関数と、ORアレイのSUM１，
SUM２，SUM３という３通りの論理関数の組合
せにより、３×３＝９通りの論理関数が与えられ
る。それらをそれぞれPLA−FKT１ないしPLA
−FKT９と呼ぶことにすると、次の表のように
まとめることができる。
【表】
前に指摘したように、制御回路ST０〜STn及
びSTP０〜STPnは容易にPLA構造の中に集積化
でき、さらにAND回路とOR回路とから構成され
る。従つてこれらの制御回路に必要な表面は比較
的小さく且つ重要でない。 PLAの用途に応じて、入力の数、積項線の数
及び和項線の数に関して相違が存在する。積項線
の数が大きい場合は、ORアレイ２の付加的制御
線の集積化が望ましい。ORアレイ２全体のため
の制御論理は、このように２個の論理AND回路
に還元される。例えば他の利点はビツトを３重に
使用できる可能性である。これはOR機能Ｓ３に
関してドント・ケア位置ばかりではなく２重に占
有された位置も使用できる事を意味する。第４図
はパーソナライズされた形のPLAの一部を表わ
す図である。左側にはANDアレイ１があり、右
側にはORアレイ２がある。第２図の制御回路
STP０〜STP４及びST０〜ST２の代りに、制
御回路によつてANDアレイ１の各列信号線に供
給される論理信号がここに記録される。 Ｆ０，Ｆ１，Ｆ３は入力オペランドである。パ
ーソナライズされたPLAの図の上方に示されて
いるように、ANDアレイ１又はORアレイ２内の
対等記号に以下の項が対応する。 Ｆ０は、水平線と垂直線との交点における、黒
い３角形を有するＡ０、及び白い３角形を有する
Ａ０、及び斜線の３角形を有するＡに対応する。
Ｆ１は、黒い３角形を有するＢ０、白い３角形を
有するＡ１、及び斜線の３角形を有するＢに対応
し、Ｆ２は黒い３角形を有するCIN及び白い３角
形を有するＡ２に対応する。第４図から理解され
るように、ANDアレイにおいて、黒い３角形と、
白い３角形と、斜線の３角形の３種類のパーソナ
リゼーシヨンが可能であるが、これは、特願昭56
−128251号（特開昭57−88597号）の技術を、さ
らにドント・ケア位置を利用可能とするように改
良したがゆえに可能となつたものである。特願昭
56−128251号（特開昭57−88597号）の技術に従
うなら、高々２通りのパーソナリゼーシヨンしか
可能でない。 再び前記表１及び第２図を参照すると、ドン
ト・ケア位置の利用は、S1＝０、S2＝１とする
ことによつて可能ならしめられ、その条件の下で
は、Ｃ＝＝Fvとなる。よつてFv＝０とすると、
Ｃとが２重ゲートに接続されたFETが遮断さ
れ、Fv＝１とすると、そのFETが導通される。
このことは、例えば、ある特定の積項線Piをプル
ダウンさせる。この機能は、後述するように、あ
る特定の積項線または和項線を選択的に有効化し
て試験するために使用することができる。 第２図のFvは「変数」入力を表わす。３番目
のパーソナリゼーシヨン面に関して、即ち活性化
されたドント・ケア状態を有するセルに関して、
入力は随意に（例えば制御回路ST０のFv上のＦ
２）使用できる。これは実施例に用いられてい
る。 第４図に戻つて、２の補数、全加算器、及びデ
コーダの機能のために実現されるべき機能が、制
御入力Ｓ１〜Ｓ４のための表から始めて、与えら
れる。 S1（＝S3） S2（＝S4） 機能 ０ ０ ２の補数 １ ０ 全加算器 ０ １ デコーダ (1) ３桁の２進数の２の補数 入力（２進数）：A0、A1、A2 出力（２の補数）：A0K、A1K、A2K A0K＝2・1・A0＋2・A1・A0＋A2・1・A0＋A2
・A1・A0 A1K＝2・1・A0＋2・A1・A0＋A2・1・A0＋A2
・A1・0 A3K＝A2・1・0＋2・A1・A0＋2・1・A0＋
2・A1・A0 (2) ２ビツト全加算器 入力：Ａ、Ｂ、キヤリー・イン(C) 出力：SUM、キヤリーアウト（COU） SUM＝ＡＢＣ＝・・Ｃ＋・Ｂ・＋Ａ・
・＋Ａ・Ｂ・Ｃ COU＝Ｃ（ＡＢ）＋Ａ・Ｂ＝・Ｂ・Ｃ＋Ａ・・
Ｃ＋Ａ・Ｂ・＋Ａ・Ｂ・Ｃ (3) ２ビツト・デコーダ 入力：Ａ、Ｂ 出力：０、１、２、３ PLAは、以下の試験原理に基づいて、２重ア
ドレシングPLA中の活性化可能ドント・ケア位
置を選択する事によつて試験できる。 (1) ANDアレイ１の試験のために、ANDアレイ
１のPLA第１及び第２の面（パーソナリゼー
シヨン面）のORアレイ２の試験面（ドント・
ケア面）への割り当てをクリアする。 (2) ORアレイ２の試験のために、ORアレイの
PLAの第１及び第２の面のORアレイ１の試験
面への割り当てをクリアする。 このようにして、２重アドレシング論理回路中
の活性化可能なドント・ケア位置の選択を通じて
各積項又は和項が試験される。
びSTP０〜STPnは容易にPLA構造の中に集積化
でき、さらにAND回路とOR回路とから構成され
る。従つてこれらの制御回路に必要な表面は比較
的小さく且つ重要でない。 PLAの用途に応じて、入力の数、積項線の数
及び和項線の数に関して相違が存在する。積項線
の数が大きい場合は、ORアレイ２の付加的制御
線の集積化が望ましい。ORアレイ２全体のため
の制御論理は、このように２個の論理AND回路
に還元される。例えば他の利点はビツトを３重に
使用できる可能性である。これはOR機能Ｓ３に
関してドント・ケア位置ばかりではなく２重に占
有された位置も使用できる事を意味する。第４図
はパーソナライズされた形のPLAの一部を表わ
す図である。左側にはANDアレイ１があり、右
側にはORアレイ２がある。第２図の制御回路
STP０〜STP４及びST０〜ST２の代りに、制
御回路によつてANDアレイ１の各列信号線に供
給される論理信号がここに記録される。 Ｆ０，Ｆ１，Ｆ３は入力オペランドである。パ
ーソナライズされたPLAの図の上方に示されて
いるように、ANDアレイ１又はORアレイ２内の
対等記号に以下の項が対応する。 Ｆ０は、水平線と垂直線との交点における、黒
い３角形を有するＡ０、及び白い３角形を有する
Ａ０、及び斜線の３角形を有するＡに対応する。
Ｆ１は、黒い３角形を有するＢ０、白い３角形を
有するＡ１、及び斜線の３角形を有するＢに対応
し、Ｆ２は黒い３角形を有するCIN及び白い３角
形を有するＡ２に対応する。第４図から理解され
るように、ANDアレイにおいて、黒い３角形と、
白い３角形と、斜線の３角形の３種類のパーソナ
リゼーシヨンが可能であるが、これは、特願昭56
−128251号（特開昭57−88597号）の技術を、さ
らにドント・ケア位置を利用可能とするように改
良したがゆえに可能となつたものである。特願昭
56−128251号（特開昭57−88597号）の技術に従
うなら、高々２通りのパーソナリゼーシヨンしか
可能でない。 再び前記表１及び第２図を参照すると、ドン
ト・ケア位置の利用は、S1＝０、S2＝１とする
ことによつて可能ならしめられ、その条件の下で
は、Ｃ＝＝Fvとなる。よつてFv＝０とすると、
Ｃとが２重ゲートに接続されたFETが遮断さ
れ、Fv＝１とすると、そのFETが導通される。
このことは、例えば、ある特定の積項線Piをプル
ダウンさせる。この機能は、後述するように、あ
る特定の積項線または和項線を選択的に有効化し
て試験するために使用することができる。 第２図のFvは「変数」入力を表わす。３番目
のパーソナリゼーシヨン面に関して、即ち活性化
されたドント・ケア状態を有するセルに関して、
入力は随意に（例えば制御回路ST０のFv上のＦ
２）使用できる。これは実施例に用いられてい
る。 第４図に戻つて、２の補数、全加算器、及びデ
コーダの機能のために実現されるべき機能が、制
御入力Ｓ１〜Ｓ４のための表から始めて、与えら
れる。 S1（＝S3） S2（＝S4） 機能 ０ ０ ２の補数 １ ０ 全加算器 ０ １ デコーダ (1) ３桁の２進数の２の補数 入力（２進数）：A0、A1、A2 出力（２の補数）：A0K、A1K、A2K A0K＝2・1・A0＋2・A1・A0＋A2・1・A0＋A2
・A1・A0 A1K＝2・1・A0＋2・A1・A0＋A2・1・A0＋A2
・A1・0 A3K＝A2・1・0＋2・A1・A0＋2・1・A0＋
2・A1・A0 (2) ２ビツト全加算器 入力：Ａ、Ｂ、キヤリー・イン(C) 出力：SUM、キヤリーアウト（COU） SUM＝ＡＢＣ＝・・Ｃ＋・Ｂ・＋Ａ・
・＋Ａ・Ｂ・Ｃ COU＝Ｃ（ＡＢ）＋Ａ・Ｂ＝・Ｂ・Ｃ＋Ａ・・
Ｃ＋Ａ・Ｂ・＋Ａ・Ｂ・Ｃ (3) ２ビツト・デコーダ 入力：Ａ、Ｂ 出力：０、１、２、３ PLAは、以下の試験原理に基づいて、２重ア
ドレシングPLA中の活性化可能ドント・ケア位
置を選択する事によつて試験できる。 (1) ANDアレイ１の試験のために、ANDアレイ
１のPLA第１及び第２の面（パーソナリゼー
シヨン面）のORアレイ２の試験面（ドント・
ケア面）への割り当てをクリアする。 (2) ORアレイ２の試験のために、ORアレイの
PLAの第１及び第２の面のORアレイ１の試験
面への割り当てをクリアする。 このようにして、２重アドレシング論理回路中
の活性化可能なドント・ケア位置の選択を通じて
各積項又は和項が試験される。
第１図は、間に制御回路を有するPLAのブロ
ツク図、第２図は、FETを用いた特定の実施例
の図、第３図は、PLAのセルの図、第４図は、
３つの機能を有する２重アドレス可能PLAの図
である。 １……ANDアレイ、２……ORアレイ、ST０
〜STn，STP０〜STPm……制御回路。
ツク図、第２図は、FETを用いた特定の実施例
の図、第３図は、PLAのセルの図、第４図は、
３つの機能を有する２重アドレス可能PLAの図
である。 １……ANDアレイ、２……ORアレイ、ST０
〜STn，STP０〜STPm……制御回路。
Claims (1)
- 【特許請求の範囲】 １ 対応する個性化パターンによつて決定される
異なる選択可能な論理関数を実行するためのプロ
グラマブル・ロジツク・アレイであつて、 (a) 複数の入力及び出力をもつANDアレイと、
該ANDアレイの出力に接続された複数の入力
をもち、複数の出力が上記プログラマブル・ロ
ジツク・アレイの出力を与えるORアレイをも
ち、該ANDアレイ及び該ORアレイはともに、
交点を形成する入力線及び出力線と、選択可能
な論理関能のうちの１つを活動化させるための
複数の制御線をもつようなマトリクス回路手段
と、 (b) 上記交点に設けられ、上記個性化に応じて上
記交点において選択的に電気的導通を与えるた
めのものであつて、少なくとも２つの隣接する
ゲートをもつ電界効果トランジスタからなり、
該電界効果トランジスタは、該少なくとも２つ
のゲートにターンオン・スイツチング電位を印
加されたときそのソース・ドレイン通路が導通
するものである結合素子と、 (c) 上記ANDアレイの上記入力に信号を供給す
るように上記ANDアレイに接続された第１の
入力制御回路と、 (d) 上記ORアレイに接続され、上記ANDアレイ
の出力に応答して上記ORアレイの入力に信号
を供給するための第２の入力制御回路とを具備
し、 (e) 上記第１及び第２の入力制御回路は、電気的
な導通経路を提供するために、ある特定の関数
が使用していない交点にある上記結合素子を活
動化すると同時に、それまでに形成されていた
電気的導通経路を切断するために、以前に交点
を接続するために使用された上記結合素子を非
活動化するように適合されていることを特徴と
する、 プログラマブル・ロジツク・アレイ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813121562 DE3121562A1 (de) | 1981-05-30 | 1981-05-30 | Programmierbare logische hochintegrierte schaltungsanordnung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57203337A JPS57203337A (en) | 1982-12-13 |
| JPH0211179B2 true JPH0211179B2 (ja) | 1990-03-13 |
Family
ID=6133576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57053935A Granted JPS57203337A (en) | 1981-05-30 | 1982-04-02 | Programmable logic array |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4468735A (ja) |
| EP (1) | EP0066050B1 (ja) |
| JP (1) | JPS57203337A (ja) |
| DE (2) | DE3121562A1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170828A (ja) * | 1985-01-24 | 1986-08-01 | Hitachi Ltd | マイクロプログラム制御装置 |
| US4858178A (en) * | 1986-09-30 | 1989-08-15 | Texas Instruments Incorporated | Programmable sequence generator |
| US4880754A (en) * | 1987-07-06 | 1989-11-14 | International Business Machines Corp. | Method for providing engineering changes to LSI PLAs |
| US8438522B1 (en) | 2008-09-24 | 2013-05-07 | Iowa State University Research Foundation, Inc. | Logic element architecture for generic logic chains in programmable devices |
| US8661394B1 (en) | 2008-09-24 | 2014-02-25 | Iowa State University Research Foundation, Inc. | Depth-optimal mapping of logic chains in reconfigurable fabrics |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3987286A (en) * | 1974-12-20 | 1976-10-19 | International Business Machines Corporation | Time split array logic element and method of operation |
| AT345902B (de) * | 1975-03-25 | 1978-10-10 | Siemens Ag | Integrierte bausteinschaltung mit mehreren verknuepfungsgliedern fuer unterschiedliche verknuepfungsfunktionen |
| US4084152A (en) * | 1976-06-30 | 1978-04-11 | International Business Machines Corporation | Time shared programmable logic array |
| US4103182A (en) * | 1976-09-01 | 1978-07-25 | Hewlett-Packard Company | Programmable transfer gate array |
| FR2396468A1 (fr) * | 1977-06-30 | 1979-01-26 | Ibm France | Perfectionnement aux reseaux logiques programmables |
| US4195352A (en) * | 1977-07-08 | 1980-03-25 | Xerox Corporation | Split programmable logic array |
| US4177452A (en) * | 1978-06-05 | 1979-12-04 | International Business Machines Corporation | Electrically programmable logic array |
| US4233667A (en) * | 1978-10-23 | 1980-11-11 | International Business Machines Corporation | Demand powered programmable logic array |
| US4293783A (en) * | 1978-11-01 | 1981-10-06 | Massachusetts Institute Of Technology | Storage/logic array |
| US4208728A (en) * | 1978-12-21 | 1980-06-17 | Bell Telephone Laboratories, Incorporated | Programable logic array |
| US4354228A (en) * | 1979-12-20 | 1982-10-12 | International Business Machines Corporation | Flexible processor on a single semiconductor substrate using a plurality of arrays |
-
1981
- 1981-05-30 DE DE19813121562 patent/DE3121562A1/de not_active Withdrawn
-
1982
- 1982-03-23 DE DE8282102403T patent/DE3276650D1/de not_active Expired
- 1982-03-23 EP EP82102403A patent/EP0066050B1/de not_active Expired
- 1982-04-02 JP JP57053935A patent/JPS57203337A/ja active Granted
- 1982-05-17 US US06/378,959 patent/US4468735A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4468735A (en) | 1984-08-28 |
| DE3276650D1 (en) | 1987-07-30 |
| JPS57203337A (en) | 1982-12-13 |
| EP0066050A3 (en) | 1984-05-09 |
| EP0066050B1 (de) | 1987-06-24 |
| DE3121562A1 (de) | 1983-01-05 |
| EP0066050A2 (de) | 1982-12-08 |
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