JPH0245276B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はPROM、ROM又はRAMのようなソ
リツド・ステート・マトリクス・メモリ・アレイ
で使用するためのデコーダ回路として特に利用性
を有する２進論理回路に関する。 従来においては、種々のデコーダ回路及び２進
論理回路が知られている。しかしながら、真／補
の入力を必要とすることなく、１つの論理レベル
のみで完全なデコード機能を行なう、相補型トラ
ンジスタを用いたアドレス・デコーダ回路はなか
つた。 従つて本発明の目的は、１つの論理レベルのみ
で完全なデコード機能を行なう改良された相補型
論理回路を提供することである。 本発明の論理回路は、第１導電型及び第２導電
型のうちの少なくとも一方の導電型のトランジス
タで構成され導通方向を一致させて並列に接続さ
れた複数の入力トランジスタと、ベースが共通に
基準電位に接続された第１導電型及び第２導電型
のトランジスタを有する。前記第１導電型及び第
２導電型のトランジスタは別の２つの基準電位間
に並列回路として接続され、第１導電型のトラン
ジスタのエミツタは入力トランジスタの一方の並
列接続点に、第２導電型のトランジスタのエミツ
タは入力トランジスタの他方の並列接続点に接続
される。１つの回路構成方式の場合は前記第２導
電型のトランジスタのコレクタに出力を発生し、
別の回路構成方式（第７図）の場合は前記第１導
電型及び第２導電型のトランジスタに夫々第１導
電型及び第２導電型のエミツタ・フオロア・トラ
ンジスタが接続されて夫々のエミツタに出力を発
生する。 本発明の第１の実施例のデコーダは選択された
とき高レベル出力を発生し、第２の実施例のデコ
ーダは選択されたとき低レベル出力を発生する。
デコーダ・アレイに相補的トランジスタを用いる
ことにより、デコーダ回路の前段の真／補発生器
の必要がなくなる。所望のアドレス出力を発生す
るのにNPN及びPNPの相補型トランジスタが用
いられる。本発明の実施によれば、デコーダ・ワ
イヤ・マトリクスは低インピーダンスのオフ・チ
ツプ回路網により直接駆動できるため、デコー
ダ・ワイヤ・マトリクスの高い（金属配線）キヤ
パシタンスを駆動するのに通常必要とされる高電
流駆動回路の必要性がなくなる。アドレス・デコ
ーダ回路の出力はエミツタ・フオロアによりバツ
フアされて、アレイの行及び列を選択するのに使
用しうる。本発明の実施による相補型アドレス・
デコーダ回路及び論理回路の特徴及び利点を列記
すれば次のとおりである。 １ 完全なデコード動作が１つの論理レベルのみ
で達成される。 ２ 簡単化されたデザインにより性能が改善され
る。 ３ 真／補発生器が不要である。 ４ 高電流のデコーダ駆動回路が不要である。 ５ デコーダ回路はオフ・チツプの回路網から直
接に駆動される。 ６ 真／補発生器により通常占有されていたシリ
コン領域が節約される。 ７ デコーダ回路は高レベル又は低レベルの出力
を与えるように構成できる。 次に画面を参照しながら本発明の良好な実施例
について説明する。本発明の相補型アドレス・デ
コーダ回路は１つの論理レベルのみで完全なデコ
ード機能を行なう。これは２つの型として構成さ
れる。１つの型のデコーダ（第２図、第３図及び
第４図）は選択されたときアツプ・レベルの出力
を発生し、もう１つの型のデコーダ（第１図、第
５図及び第６図）は選択されたときダウン・レベ
ルの出力を与える。 ここで、第１図及び下記の表１を参照する。

【表】 表１において、左側の列はデコーダの４つの出
力のうちの指定された１つを選択するのに必要な
デコーダ回路入力Ｘ，Ｙの２進値を示している。
左から２番目の列は４つの選択される出力の各々
の２進出力関数を示している。３番目の列は４つ
の出力の各々が選択時に２進０即ち低レベルを示
すことを表わしている。右側の列は第１図のデコ
ーダ回路の４つの同様の論理回路（回路１−１〜
回路１−４）を示している。 例えば、デコーダの２進入力がＸ＝１、Ｙ＝０
の場合は論理回路（回路１−３）が選択され、そ
の選択された出力は＝Ｘ・で示される。選択
された出力はダウン・レベル即ち２進０である。 第１Ｂ図の回路１−３において、デコーダ回路
への２進入力がＸ＝１、Ｙ＝０の場合、PNPト
ランジスタ１５のベースは基準電圧Ｖ REFよ
りも正であり、NPNトランジスタ１６のベース
はＶ REFよりも負である。従つてトランジス
タ１５，１６は共にオフである。PNPトランジ
スタ２はオンであり、抵抗４に流れる電流により
電圧降下が生じ、従つて出力端子６は低レベル即
ち２進０である。 回路１−３への２進入力がＸ＝１、Ｙ＝１の場
合、トランジスタ１５，１，２がオフであり、ト
ランジスタ１６がオンである。トランジスタ１６
がオンのときは抵抗３、トランジスタ１６、抵抗
５を介して端子８へ電流が流れる。抵抗５の電圧
降下によりトランジスタ２はオフになり、出力端
子６は高レベルになる。トランジスタ１は抵抗３
の電圧降下によりオフである。 回路１−３への２進入力がＸ＝０、Ｙ＝０の場
合はトランジスタ１５がオン、トランジスタ１
６，１，２がオフである。トランジスタ１５がオ
ンの場合は抵抗３、トランジスタ１５、抵抗５を
介して端子８へ電流が流れる。抵抗５の電圧降下
によりトランジスタ２はオフになり、出力端子６
は高レベルになる。抵抗３の電圧降下によりトラ
ンジスタ１はオフになる。 回路１−３への２進入力がＸ＝０、Ｙ＝１の場
合は両方のトランジスタ１５，１６がオンにな
り、トランジスタ１，２はオフである。両方のト
ランジスタがオンのときはアースから抵抗３、ト
ランジスタ１５，１６を介して電流が流れ、トラ
ンジスタ１５，１６は理想的には夫々半分の電流
を流す。抵抗５の電圧降下によりトランジスタ２
がオフになり、抵抗３の電圧降下によりトランジ
スタ１がオフになる。 次に第２図及び下記の表２を参照する。

【表】

【表】 表２の一番左の列は第２図のデコーダ回路の４
つの出力のうちの指定された１つを選択するのに
必要なデコーダ回路入力Ｘ，Ｙの２進値を示し、
左から２列目は４つの出力夫々の２進出力関数を
示し、３列目は選択されたとき４つの出力が夫々
２進１即ち高レベルを示すことを表わしており、
最右列は第２図のデコーダ回路の４つの同様の論
理回路（回路２−１〜回路２−４）を示してい
る。 ２進入力がＸ＝０、Ｙ＝１のときは第２Ａ図の
回路２−２が選択される。選択される出力は論理
関数Ｂ＝・Ｙで表わされる。この場合回路２−
２の出力端子２８は高レベルである。 回路２−２において、デコーダ回路への２進入
力がＸ＝１、Ｙ＝０の場合はトランジスタ２−３
及び２−４の両方がオンであり、トランジスタ２
６，２７がオフである。トランジスタ２−３，２
−４がオンのときは端子２２から抵抗２５、トラ
ンジスタ２−３，２−４、抵抗２３を介して端子
２１へ電流が流れる。トランジスタ２−３，２−
４は理想的には夫々半分の電流を流す。抵抗２５
の電圧降下によりトランジスタ２７がオフにな
り、抵抗２３の電圧降下によりトランジスタ２６
がオフになる。出力端子２８は低レベルである。 ２進出力がＸ＝０、Ｙ＝０の場合はトランジス
タ２−３がオフ、トランジスタ２−４がオンにな
る。トランジスタ２−４がオンのときは端子２２
から抵抗２５、トランジスタ２−４、抵抗２３を
介して端子２１へ電流が流れる。抵抗２５の電圧
降下によりトランジスタ２７がオフになり、抵抗
２３の電圧降下によりトランジスタ２６がオフに
なる。出力端子２８は低レベルである。 回路２−２において２進入力がＸ＝１、Ｙ＝１
の場合はトランジスタ２−３がオン、トランジス
タ２−４がオフである。抵抗２５の電圧降下によ
りトランジスタ２７がオフになり、従つて出力端
子２８は低レベルである。抵抗２３の電圧降下に
よりトランジスタ２６がオフになる。 ２進入力がＸ＝０、Ｙ＝１のは両方のトランジ
スタ２−３，２−４がオフであり、従つてトラン
ジスタ２７がオンになり、出力端子２８は高レベ
ルになる。 次に第３図及び下記の表３を参照する。

【表】 表３において、一番左の列は第３図のデコーダ
回路の８つの出力のうちの指定された１つを選択
するのに必要とされるデコーダ回路入力Ｘ，Ｙ，
Ｚの２進値を示している。２列目は８つの出力の
各々の２進出力関数を示し、３列目は選択時に８
つの出力が夫々２進１即ち高レベルを与えること
を示し、右側の列はデコーダ回路の８つの同様の
論理回路（回路３−１〜回路３−８）を示してい
る。 デコーダ回路の２進入力がＸ＝１、Ｙ＝０、Ｚ
＝１の場合は回路３−６（第３Ｃ図）が選択され
る。このとき出力の論理関数はＢ＝Ｘ・・Ｚで
ある。出力端子２８は高レベル即ち２進１であ
る。 回路３−６において、入力がＸ＝１、Ｙ＝０、
Ｚ＝１の場合はトランジスタ３−１６，３−１
７，３−１８はオフであり、トランジスタ２６，
２７はオンである。トランジスタ２７がオンのと
きは端子２２から抵抗２５、トランジスタ２７、
抵抗２４を介して端子２１へ電流が流れる。抵抗
２４の電圧降下により出力端子２８に高レベルが
発生される。また、端子２２からトランジスタ２
６、抵抗２３を介して端子２１へ電流が流れる。 回路３−６において、２進入力がＸ＝１、Ｙ＝
１、Ｚ＝１の場合はトランジスタ３−１６，３−
１８，２６，２７がオフであり、トランジスタ３
−１７がオンである。トランジスタ３−１７がオ
ンのときは端子２２から抵抗２５、トランジスタ
３−１７、抵抗２３を介して端子２１へ電流が流
れ、抵抗２５の電圧降下によりトランジスタ２７
はオフになり、出力端子２８は低レベルになる。
抵抗２３の電圧降下によりトランジスタ２６はオ
フになる。 ２進入力がＸ＝１、Ｙ＝１、Ｚ＝０の場合はト
ランジスタ３−１６，２６，２７がオフ、トラン
ジスタ３−１７，３−１８がオンである。理想的
にはトランジスタ３−１７，３−１８は夫々等し
い電流を流す。この場合も、同様に、トランジス
タ２６，２７はオフであり、出力端子２８は低レ
ベルである。 第３Ｄ図の回路３−７において２進入力がＸ＝
１、Ｙ＝１、Ｚ＝０の場合トランジスタ３−１
９，３−２０，３−２１がオフであり、トランジ
スタ２６，２７がオンである。トランジスタ２７
がオンの場合は端子２２、抵抗２５、トランジス
タ２７、抵抗２４、端子２１の通路に電流が流
れ、抵抗２４の電圧降下により出力端子２８に高
レベルが発生される。このときトランジスタ２６
にも電流が流れる。 Ｘ＝１、Ｙ＝１、Ｚ＝０以外の２進入力が回路
３−７に与えられた場合はトランジスタ３−１
９，３−２０，３−２１のどれかがオンになり、
従つてトランジスタ２７がオフになり、出力端子
２８の論理レベルは低レベルになる。 次に第４図及び下記の表４を参照する。

【表】 表４において最左列は32個の出力のうちの１つ
を選択するのに必要なデコーダ回路入力Ｓ，Ｔ，
Ｘ，Ｙ，Ｚの２進値を示し、左から２列目は32個
の出力夫々の２進出力論理関数を示し、３列目は
選択時に32個の出力が各々２進１即ち高レベルを
与えることを表わし、最右列は２進入力に対応し
て選択される論理回路（回路４−１〜回路４−３
２）を示しているが、図面には、簡略化のため回
路４−１及び回路４−８（第４Ａ図）、並びに回
路４−１６及び回路４−３２（第４Ｂ図）のみが
代表して示されている。 回路４−８において２進入力がＳ＝０、Ｔ＝
０、Ｘ＝１、Ｙ＝１、Ｚ＝１の場合はトランジス
タ５−３６，５−３７，５−３８，５−３９，５
−４０がオフ、トランジスタ２６，２７がオンに
なる。従つて出力端子２８は高レベルになる。 回路４−８において２進入力がＳ＝１、Ｔ＝
０、Ｘ＝１、Ｙ＝１、Ｚ＝１の場合はトランジス
タ４−３６がオンになり、従つて端子２２、抵抗
２５、トランジスタ４−３６、抵抗２３を介して
端子２１に電流が流れ、トランジスタ２７は抵抗
２５の電圧降下によりオフになり、出力端子２８
は低レベルになる。トランジスタ２６は抵抗２３
の電圧降下によりオフである。 他の２進入力組合わせについても同様である。 次に第５図及び下記の表５を参照する。

【表】

【表】 表５の各列の意味するところは前の表と同様で
あるが、この場合はデコーダ出力は選択時に２進
０即ち低レベルを与える。 デコーダ回路入力がＸ＝０、Ｙ＝０、Ｚ＝０の
場合は第５Ａ図の回路５−１が選択される。この
ときの出力の論理関数は＝・・であり、
出力端子６に２進０即ち低レベルが発生される。
他の選択されない論理回路（回路５−２〜回路５
−８）の出力は２進１即ち高レベルである。第５
Ａ図−第５Ｄ図の回路の動作は第１Ａ図及び第１
Ｂ図のものと同様である。従つて、対応する回路
素子は対応する参照番号で示されている。 ２進入力がＸ＝１、Ｙ＝１、Ｚ＝０であれば、
このときは回路５−７（第５Ｄ図）が選択され、
Ｂ＝Ｘ・Ｙ・で表わされる２進０即ち低レベル
を出力端子６に発生する。残りの７つの選択され
ない論理回路は２進１即ち高レベルを発生する。 次に第６図及び下記の表６を参照する。

【表】

【表】 第６図及び表６はデコーダ回路入力Ｓ・Ｔ・
Ｘ・Ｙ・Ｚにより選択されたとき２進０即ち低レ
ベルを発生するように構成された、第１図及び第
５図と同じ形式のデコーダ回路及びその動作を示
しているが、図面には簡略化のため、デコーダ回
路の32個の論理回路（回路６−１〜回路６−３
２）のうち、回路６−１、回路６−８（第６Ａ
図）、及び回路６−１６、回路６−３２（第６Ｂ
図）のみが代表して示されている。 第６図のデコーダ回路においてＳ＝０、Ｔ＝
０、Ｘ＝０、Ｕ＝０、Ｚ＝０の場合は回路６−１
が選択され、＝・・・・の出力論理
関数により示される２進０即ち低レベルを出力端
子６に発生する。残りの31個の選択されない論理
回路は２進１即ち高レベルを発生する。 デコーダ回路入力がＳ＝０、Ｔ＝０、Ｘ＝０、
Ｙ＝０、Ｚ＝１の場合は回路６−２が選択され、
出力に＝・・・・Ｚの２進０即ち低レ
ベルを発生する。残りの31個の選択されないデコ
ーダ論理回路は２進１即ち高レベルを発生する。 デコーダ回路入力がＳ＝０、Ｔ＝１、Ｘ＝１、
Ｙ＝１、Ｚ＝１の場合は回路６−１６（第６Ｂ
図）が選択され、出力に＝・Ｔ・Ｘ・Ｙ・Ｚ
の２進０即ち低レベルを発生する。残りの31個の
論理回路は２進１即ち高レベルである。 他のデコーダ回路入力についての動作も同様で
ある。 ここで、上述した実施例の特徴及び利点を示せ
ば以下のとおりである。 (1) 一般に、集積回路の設計が簡単になればなる
ほど性能も良くなるが、本発明の回路は電気的
に及び物理的に非常に簡単な設計であり、他の
デコーダ回路の設計に比べて高性能を与えるこ
とができる。 (2) この回路は、入力に所望のアドレスがあると
きに出力に高レベル又は低レベルを発生するよ
うに設計できる。この回路はOR、NOR、
AND、NANDの機能を与えるように設計で
き、適用性が広い。 (3) このデコーダはそれ自体がスイツチング・ス
レシヨルドを持つており、１つの論理レベルの
みで完全なデコード動作を行なう。 (4) 相補型のNPN、PNPトランジスタ構成を用
いており、OR、NOR、AND、NAND機能を
与えることができるため、真／補入力を供給す
る必要がない。 (5) ２つの金属配線だけですべてのNPN、PNP
トランジスタのエミツタ及びコレクタへの相互
接続を与えることができる。NPN及びPNPト
ランジスタのエミツタ接点及びコレクタ接点は
直線の金属配線で相互接続できるように配置で
き、ジグザグ配線あるいはクロスオーバを回避
しうる。 (6) 真／補入力が不要になるため、デコーダ入力
ワイヤ・マトリクスの金属配線数は通常の半分
になる。 (7) デコーダ・トランジスタのベース入力はこれ
らを駆動する回路には高インピーダンスに見
え、ベース入力は高レベル及び低レベルの出力
の両方においてわずか数マイクロアンペアの駆
動電流を必要とするだけである。 (8) デコーダは通常、同じチツプに配置された
真／補発生器によつて駆動される。しかしこの
デコーダ回路は、オフ・チツプの回路網が低イ
ンピーダンスを有しデコーダ入力ワイヤ・マト
リクスの金属配線キヤパシタンスを駆動できる
ことを利用して、オフ・チツプの回路網から直
接駆動することもできる。 (9) エミツタ及びコレクタの抵抗比を適正に選ぶ
ことにより、飽和防止クランプ・ダイオードを
用いることなく、飽和を回避するように電流モ
ード回路を設計しうる。回路の動作電流はエミ
ツタ抵抗の値によつて決まり、コレクタにおけ
る電圧遷移はコレクタ負荷抵抗の値によつて決
まる。従つて、飽和しないようにコレクタ負荷
を設計しうる。 次に第７Ａ図〜第７Ｄ図の論理回路を参照す
る。これらの各図の論理回路は基本的には同じで
あり、相違点は入力Ｘ・Ｙ・Ｚを受取るトランジ
スタの導電型が発生される出力論理関数に応じて
NPN又はPNPにされていることだけであり、
個々の論理回路について詳細に説明することは要
しないであろう。従つて、代表として、主として
第７Ｃ図について説明する。 第７Ｃ図の論理回路は３つの入力Ｘ・Ｙ・Ｚ・
及び２つのエミツタ・フオロア出力Ａ，Ｂを有す
る。NPNトランジスタ７−１０，７１，７２、
コレクタ負荷抵抗１７１、エミツタ電流源１７
２、−ＶはNPN電流スイツチ・エミツタ・フオロ
アを与える。PNPトランジスタ７−１１，７−
１２，７３，７４、コレクタ負荷抵抗１７４、エ
ミツタ電流源１７３、＋ＶはPNP電流スイツチ・
エミツタ・フオロアを与える。入力NPNトラン
ジスタ７−１０のコレクタはPNPトランジスタ
７−１１，７−１２，７３のエミツタに接続され
る。入力PNPトランジスタ７−１１，７−１２
のコレクタはNPNトランジスタ７−１０，７１
のエミツタに接続される。非反転NPNトランジ
スタ７１のコレクタはNPNエミツタ・フオロ
ア・トランジスタ７２のベースに接続され、非反
転PNPトランジスタ７３のコレクタはPNPエミ
ツタ・フオロア・トランジスタ７４のベースに接
続される。従つて、NPN又はPNP入力トランジ
スタによつてオン、オフされる２重の電流スイツ
チ・エミツタ・フオロアが形成される。エミツ
タ・フオロアは低インピーダンス駆動を与え、ま
た入力スレシヨルドに合つた出力論理レベルを与
える。 この論理回路は相補入力を用いて２相出力を発
生し、１つの論理回路でOR、NOR、AND、
NAND機能を与える。NPNあるいはPNPトラ
ンジスタまたはその両方を追加することにより所
望の機能を拡張できる。 また、第７Ａ図〜第７Ｄ図に示される形式の論
理回路を複数個用いることによりデコーダ回路を
形成することもできる。 ここで、第７Ａ図〜第７Ｄ図の論理回路の論理
入力Ｘ・Ｙ・Ｚ及び論理出力Ａ・Ｂの関係は次の
とおりである。

【表】

【表】

【表】

【表】 第７Ｃ図において、論理回路への入力が例えば
Ｘ＝１、Ｙ＝１、Ｚ＝１の場合はトランジスタ７
−１０がオンであり、端子＋Ｖ、抵抗１７３、ト
ランジスタ７−１０、抵抗１７２を介して端子−
Ｖへ電流が流れる。抵抗１７３の電圧降下により
トランジスタ７３はオフであり、トランジスタ７
４のベース及び出力端子Ｂは低レベルになる。抵
抗１７２の電圧降下によりトランジスタ７１はオ
フになり、トランジスタ７２のベース及び出力端
子Ａは高レベルになる。 第７Ｃ図において、論理回路入力がＸ＝０、Ｙ
＝１、Ｚ＝１の場合はトランジスタ７−１０，７
−１１，７−１２がオフ、トランジスタ７１，７
３がオンである。このとき端子＋Ｖ、抵抗１７
１、トランジスタ７１、抵抗１７２、端子−Ｖへ
電流が流れると共に、端子＋Ｖ、抵抗１７３、ト
ランジスタ７３、抵抗１７４、端子−Ｖへ電流が
流れる。抵抗１７１の電圧降下によりトランジス
タ７２のベース及び出力端子Ａは低レベルにな
る。抵抗１７４の電圧降下によりトランジスタ７
４のベース及び出力端子Ｂは高レベルになる。 他の論理回路入力についても動作は同様であ
り、第７Ａ図、第７Ｂ図、第７Ｄ図の論理回路に
ついても同様であるが、最後に、第７Ｂ図におい
て入力がＸ＝１、Ｙ＝１、Ｚ＝１の場合について
説明する。この場合はトランジスタ７−４，７−
５がオン、トランジスタ７−６，７１，７３がオ
フである。トランジスタ７−４，７−５はこのと
き理想的には夫々半分の電流を流す。抵抗１７３
の電圧降下によりトランジスタ７３はオフにな
り、トランジスタ７４のベース及び出力端子Ｂは
低レベルになる。抵抗１７２の電圧降下によりト
ランジスタ７１はオフになり、トランジスタ７２
のベース及び出力端子Ａは高レベルになる。

【図面の簡単な説明】

第１図は第１Ａ図及び第１Ｂ図の配置を示す
図、第１Ａ図及び第１Ｂ図は選択時に低レベルを
発生する本発明による２入力デコーダ回路の実施
例を示す図、第２図は第２Ａ図及び第２Ｂ図の配
置を示す図、第２Ａ図及び第２Ｂ図は選択時に高
レベルを発生する本発明による２入力デコーダ回
路の実施例を示す図、第３図は第３Ａ図〜第３Ｄ
図の配置を示す図、第３Ａ図〜第３Ｄ図は選択時
に高レベルを発生する本発明による３入力デコー
ダ回路の実施例を示す図、第４図は第４Ａ図及び
第４Ｂ図の配置を示す図、第４Ａ図及び第４Ｂ図
は選択時に高レベルを発生する本発明による５入
力デコーダ回路の実施例を示す図、第５図は第５
Ａ図〜第５Ｄ図の配置を示す図、第５Ａ図〜第５
Ｄ図は選択的に低レベルを発生する本発明による
３入力デコーダ回路の実施例を示す図、第６図は
第６Ａ図及び第６Ｂ図の配置を示す図、第６Ａ図
及び第６Ｂ図は選択時に低レベルを発生する本発
明による５入力デコーダ回路の実施例を示す図、
第７Ａ図〜第７Ｄ図は夫々異なつた論理出力を発
生する３入力／２出力の論理回路の実施例を示す
図である。

Claims (1)

1. 【特許請求の範囲】 １ 第１導電型及び第２導電型のうちの少なくと
   も一方の導電型のトランジスタで構成され導通方
   向を一致させて並列に接続された複数の入力トラ
   ンジスタと、エミツタが抵抗を介して第１基準電
   位に接続されると共に前記入力トランジスタの一
   方の並列接続点に接続され、ベースが第２基準電
   位に接続され、コレクタが第３基準電位に接続さ
   れた第１導電型のトランジスタと、コレクタが抵
   抗を介して前記第１基準電位に接続され、ベース
   が前記第２基準電位に接続され、エミツタが抵抗
   を介して前記第３基準電位に接続されると共に前
   記入力トランジスタの他方の並列接続点に接続さ
   れ、そのコレクタに出力を発生する第２導電型の
   トランジスタとを有する論理回路。 ２ 第１導電型及び第２導電型のうちの少なくと
   も一方の導電型のトランジスタで構成され導通方
   向を一致させて並列に接続された複数の入力トラ
   ンジスタと、エミツタが抵抗を介して第１基準電
   位に接続されると共に前記入力トランジスタの一
   方の並列接続点に接続され、ベースが第２基準電
   位に接続され、コレクタが抵抗を介して第３基準
   電位に接続された第１導電型トランジスタと、コ
   レクタが抵抗を介して前記第１基準電位に接続さ
   れ、ベースが前記第２基準電位に接続され、エミ
   ツタが抵抗を介して前記第３基準電位に接続され
   ると共に前記入力トランジスタの他方の並列接続
   点に接続された第２導電型トランジスタと、コレ
   クタが前記第３基準電位に接続され、ベースが前
   記第１導電型トランジスタのコレクタに接続さ
   れ、エミツタが抵抗を介して前記第１基準電位に
   接続され、そのエミツタに第１出力を発生する第
   １導電型のエミツタ・フオロア・トランジスタ
   と、コレクタが前記第１基準電位に接続され、ベ
   ースが前記第２導電型トランジスタのコレクタに
   接続され、エミツタが抵抗を介して前記第３基準
   電位に接続され、そのエミツタに第２出力を発生
   する第２導電型のエミツタ・フオロア・トランジ
   スタとを有する論理回路。