JPH0213489B2 - - Google Patents
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- JPH0213489B2 JPH0213489B2 JP53066030A JP6603078A JPH0213489B2 JP H0213489 B2 JPH0213489 B2 JP H0213489B2 JP 53066030 A JP53066030 A JP 53066030A JP 6603078 A JP6603078 A JP 6603078A JP H0213489 B2 JPH0213489 B2 JP H0213489B2
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- Japan
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- comparator
- pulse
- voltage
- transistor
- circuit
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Description
【発明の詳細な説明】
本発明はパルス発生回路に関し、特に抵抗およ
びコンデンサを用いトリガパルスに応答して所定
のパルス幅をもつたパルス信号を発生するCRパ
ルス発生回路に関する。
びコンデンサを用いトリガパルスに応答して所定
のパルス幅をもつたパルス信号を発生するCRパ
ルス発生回路に関する。
CRパルス発生回路では、トリガパルスの印加
によつてコンデンサを放電しトリガパルスの停止
により抵抗を介するコンデンサへの充電を開始さ
せて、その充電電圧を所望の基準電圧と比較する
ことでパルス信号を発生させている。
によつてコンデンサを放電しトリガパルスの停止
により抵抗を介するコンデンサへの充電を開始さ
せて、その充電電圧を所望の基準電圧と比較する
ことでパルス信号を発生させている。
CRパルス発生回路が、デイジタル回路やパル
ス回路における処理の順番や時間的な割当てを決
定するためのシーケンス回路のタイミング回路と
して使用される場合は、一つのパルス信号だけで
はなく、複数のパルス信号を発生することが要求
される。このような場合、複数の基準電圧を用意
し、コンデンサの充電電圧を各基準電圧とそれぞ
れ比較することにより複数のパルス信号を発生す
ることができる。ここで、発生された複数のパル
ス信号の夫々の立上りエツジや立下りエツジある
いはパルス幅は、処理の順番や時間的割当てを決
定するため、精度よく決定される必要がある。一
方、コンデンサの放電はトリガパルスの印加によ
つて行なわれ、その放電電圧も各基準電圧と比較
されることなり、そのため各パルス信号の反転エ
ツジやパルス幅が所期のものからずれてくること
がある。
ス回路における処理の順番や時間的な割当てを決
定するためのシーケンス回路のタイミング回路と
して使用される場合は、一つのパルス信号だけで
はなく、複数のパルス信号を発生することが要求
される。このような場合、複数の基準電圧を用意
し、コンデンサの充電電圧を各基準電圧とそれぞ
れ比較することにより複数のパルス信号を発生す
ることができる。ここで、発生された複数のパル
ス信号の夫々の立上りエツジや立下りエツジある
いはパルス幅は、処理の順番や時間的割当てを決
定するため、精度よく決定される必要がある。一
方、コンデンサの放電はトリガパルスの印加によ
つて行なわれ、その放電電圧も各基準電圧と比較
されることなり、そのため各パルス信号の反転エ
ツジやパルス幅が所期のものからずれてくること
がある。
したがつて、本発明の目的は、CR時定数回路
を用いトリガパルスに応答して複数のパルス信号
を発生するパルス発生回路であつて、トリガパル
スの印加期間におけるパルス発生動作を実質無効
にして所期の反転エツジおよびパルス幅をもつた
複数のパルス信号を発生することができるパルス
発生回路を提供することにある。
を用いトリガパルスに応答して複数のパルス信号
を発生するパルス発生回路であつて、トリガパル
スの印加期間におけるパルス発生動作を実質無効
にして所期の反転エツジおよびパルス幅をもつた
複数のパルス信号を発生することができるパルス
発生回路を提供することにある。
本発明によるパルス発生回路は、後述の本発明
の一実施例およびその具体的構成をそれぞれ示す
第１図および第３図に示した番号とともに説明す
ると、回路節点ｂと共通点GNDとの間に接続さ
れたコンデンサ３、回路節点と電源点VSとの間
に接続された抵抗２、コンデンサに並列接続され
トリガパルスに応答して導通しコンデンサを放電
する半導体スイツチ１、電源点と共通点との間に
直列接続された複数の電圧降下手段３１〜３４を
有しこれらの接続点の二箇所から第１および第２
の基準電圧VA，VCを発生する基準電圧発生回路、
回路節点の電圧を第１の基準電圧と比較する第１
の比較器５、回路節点の電圧を第２の基準電圧と
比較する第２の比較器１０、第１の比較器の出力
端子と共通点との間に設けられトリガパルスに応
答して導通しその出力端子を共通点の電位にクラ
ンプする第１のクランプトランジスタ７、ならび
に第２の比較器の出力端子と共通点との間に設け
られトリガパルスに応答して導通しその出力端子
を共通点の電位にクランプする第２のクランプト
ランジスタ１３ｂを備えている。
の一実施例およびその具体的構成をそれぞれ示す
第１図および第３図に示した番号とともに説明す
ると、回路節点ｂと共通点GNDとの間に接続さ
れたコンデンサ３、回路節点と電源点VSとの間
に接続された抵抗２、コンデンサに並列接続され
トリガパルスに応答して導通しコンデンサを放電
する半導体スイツチ１、電源点と共通点との間に
直列接続された複数の電圧降下手段３１〜３４を
有しこれらの接続点の二箇所から第１および第２
の基準電圧VA，VCを発生する基準電圧発生回路、
回路節点の電圧を第１の基準電圧と比較する第１
の比較器５、回路節点の電圧を第２の基準電圧と
比較する第２の比較器１０、第１の比較器の出力
端子と共通点との間に設けられトリガパルスに応
答して導通しその出力端子を共通点の電位にクラ
ンプする第１のクランプトランジスタ７、ならび
に第２の比較器の出力端子と共通点との間に設け
られトリガパルスに応答して導通しその出力端子
を共通点の電位にクランプする第２のクランプト
ランジスタ１３ｂを備えている。
かかる構成によれば、第１および第２のクラン
プトランジスタはトリガパルスの印加期間中第１
および第２の比較器の出力端子を共通点電位にク
ランプしているので、同期間中に各比較器の出力
が電源点電位となることが防止される。すなわ
ち、トリガパルス印加期間中のパルス発生動作が
無効とされる。しかも、各比較器の出力は対応す
るクランプトランジスタによつて箇別に制御され
ているので、第１、第２の基準電圧を共通の発生
回路から得ることができる。
プトランジスタはトリガパルスの印加期間中第１
および第２の比較器の出力端子を共通点電位にク
ランプしているので、同期間中に各比較器の出力
が電源点電位となることが防止される。すなわ
ち、トリガパルス印加期間中のパルス発生動作が
無効とされる。しかも、各比較器の出力は対応す
るクランプトランジスタによつて箇別に制御され
ているので、第１、第２の基準電圧を共通の発生
回路から得ることができる。
次に、図面を参照して本発明をより詳細に説明
する。
する。
第１図は、本発明の一実施例を示すブロツクダ
イヤグラムで、第２図は第１図のタイムチヤー
ト、第３図は、第１図の具体的実施例の回路図で
ある。
イヤグラムで、第２図は第１図のタイムチヤー
ト、第３図は、第１図の具体的実施例の回路図で
ある。
第１図において、抵抗２、コンデンサ３は、時
定数回路を構成しており、第２図のａにおけるト
リガパルスφa（パルス幅ta）を入力端子ａからト
ランジスタ１のベースに抵抗１４ａを通して入力
し、トリガパルスφaが高レベルのとき、コンデ
ンサ３に、蓄積した電荷を放電する。トリガパル
スφaが終了した時点でコンデンサ３と抵抗２と
の交点ｂの電圧は零であり、この時点を起点とし
て、交点ｂの時間関数出力電圧波形は、第２図の
ｂのように、電源電圧VSから抵抗２を通して、
コンデンサ３に電荷を充電していく、所謂、充電
曲線になる。交点ｂの電圧が零と、基準電位４の
電圧VAとの間のとき、コンパレータ５の出力Ｃ
の電圧は高レベルであり、インバータ６の出力
C′の電圧は、第２図C′のように低レベルである。
この出力C′が低レベルである部分が第１のパルス
φ1である。
定数回路を構成しており、第２図のａにおけるト
リガパルスφa（パルス幅ta）を入力端子ａからト
ランジスタ１のベースに抵抗１４ａを通して入力
し、トリガパルスφaが高レベルのとき、コンデ
ンサ３に、蓄積した電荷を放電する。トリガパル
スφaが終了した時点でコンデンサ３と抵抗２と
の交点ｂの電圧は零であり、この時点を起点とし
て、交点ｂの時間関数出力電圧波形は、第２図の
ｂのように、電源電圧VSから抵抗２を通して、
コンデンサ３に電荷を充電していく、所謂、充電
曲線になる。交点ｂの電圧が零と、基準電位４の
電圧VAとの間のとき、コンパレータ５の出力Ｃ
の電圧は高レベルであり、インバータ６の出力
C′の電圧は、第２図C′のように低レベルである。
この出力C′が低レベルである部分が第１のパルス
φ1である。
第１パルスφ1のパルス幅t1は、トリガパルス幅
taと、抵抗２とコンデンサ３で決まる時定数と、
コンパレータ５の基準電位４の電圧VAと、電源
電圧VSで決まる。パルス幅t1は次式 t1＝RC 1n VS／（VS−VA）＋ta・α (1) で決まる。Ｒは抵抗２の抵抗値、Ｃはコンデンサ
３の容量値である。ここで式(1)の右辺の第２項は
トリガパルスφaと重複する部分で、トリガパル
スａを抵抗１４ｂを通してトランジスタ７に付加
することにより、トリガパルスφaが高レベルの
とき、コンパレータ５の出力Ｃは、ワイヤードオ
アの論理として低レベルとなるので、第２項を０
とすることができる。この時、パルス幅t1は抵抗
２とコンデンサ３の値と電圧VAと電源電圧VSと
で一義的に決まる。パルスφ2等の他のパルスに
ついても同様に、抵抗１４Ｃ，１４ｄを介してト
ランジスタ１３ａ，１３ｂにトリガパルスφaを
加えることにより、トリガパルス幅の影響をなく
すことができる。このように出力パルス幅にトリ
ガパルスφaの影響をなくすことにより、それぞ
れの出力パルスのパルス幅の比を自由に制御でき
る。
taと、抵抗２とコンデンサ３で決まる時定数と、
コンパレータ５の基準電位４の電圧VAと、電源
電圧VSで決まる。パルス幅t1は次式 t1＝RC 1n VS／（VS−VA）＋ta・α (1) で決まる。Ｒは抵抗２の抵抗値、Ｃはコンデンサ
３の容量値である。ここで式(1)の右辺の第２項は
トリガパルスφaと重複する部分で、トリガパル
スａを抵抗１４ｂを通してトランジスタ７に付加
することにより、トリガパルスφaが高レベルの
とき、コンパレータ５の出力Ｃは、ワイヤードオ
アの論理として低レベルとなるので、第２項を０
とすることができる。この時、パルス幅t1は抵抗
２とコンデンサ３の値と電圧VAと電源電圧VSと
で一義的に決まる。パルスφ2等の他のパルスに
ついても同様に、抵抗１４Ｃ，１４ｄを介してト
ランジスタ１３ａ，１３ｂにトリガパルスφaを
加えることにより、トリガパルス幅の影響をなく
すことができる。このように出力パルス幅にトリ
ガパルスφaの影響をなくすことにより、それぞ
れの出力パルスのパルス幅の比を自由に制御でき
る。
次に、第１図において、交点ｂの電圧がコンパ
レータ８の基準電位９の電圧VBと、コンパレー
タ１０の基準電位１１の電圧VCの間にあるとき、
コンパレータ８の出力電圧ｄとコンパレータ１０
の出力電圧ｅはともに高レベルであり、NAND
回路１２の出力電圧ｆは、第２図ｆのように、低
レベルであり、この出力電圧ｆが低レベルである
部分が第２のパルスφ2である。ここで第１図に
おいて、トランジスタ１３ａあるいは、１３ｂが
ないとき、出力電圧ｆが低レベルである部分は、
トリガパルスφaが高レベルである区間内に、す
なわち第２図ｆにおける点線部分が追加され、こ
の点線部分は通常はタイミング回路では不要であ
るとされ、第１のパルスφ1において、式(1)の右
辺第２項ta・αに相当する部分である。このた
め、第１図において、トリガパルスφaが高レベ
ルである部分で、コンパレータ８の出力電圧ｄを
低レベルにするトランジスタ１３ａあるいは、コ
ンパレータ１０の出力電圧ｅをワイヤードオア動
作で低レベルにする。トランジスタ１３ｂを付加
することで、NAND回路１２の出力電圧ｆの不
要な低レベルの部分、つまり、第２図ｆにおける
点線部分を削除することができ、必要な第２のパ
ルスφ2を得ることができる。トランジスタ１３
ａと、トランジスタ１３ｂはどちらか１つであれ
ばよい。第２のパルスφ2の始めは、トリガパル
スφaが終つた時点を零として、RC 1n VS／（VS
−VB）後、第２のパルスの終りは、RC 1n VS／
（VS−VC）後、パルス幅t2は、 t2＝RC 1n（VS−VB）／（VS−VC） (2) で決まる。また第１のパルスと第２のパルスの間
かくt12は、 t12＝RC 1n（VS−VA）／（VS−VB） で決まる。よつてt1、t2、t12はすべてコンデンサ
３と抵抗２との時定数に比例している。
レータ８の基準電位９の電圧VBと、コンパレー
タ１０の基準電位１１の電圧VCの間にあるとき、
コンパレータ８の出力電圧ｄとコンパレータ１０
の出力電圧ｅはともに高レベルであり、NAND
回路１２の出力電圧ｆは、第２図ｆのように、低
レベルであり、この出力電圧ｆが低レベルである
部分が第２のパルスφ2である。ここで第１図に
おいて、トランジスタ１３ａあるいは、１３ｂが
ないとき、出力電圧ｆが低レベルである部分は、
トリガパルスφaが高レベルである区間内に、す
なわち第２図ｆにおける点線部分が追加され、こ
の点線部分は通常はタイミング回路では不要であ
るとされ、第１のパルスφ1において、式(1)の右
辺第２項ta・αに相当する部分である。このた
め、第１図において、トリガパルスφaが高レベ
ルである部分で、コンパレータ８の出力電圧ｄを
低レベルにするトランジスタ１３ａあるいは、コ
ンパレータ１０の出力電圧ｅをワイヤードオア動
作で低レベルにする。トランジスタ１３ｂを付加
することで、NAND回路１２の出力電圧ｆの不
要な低レベルの部分、つまり、第２図ｆにおける
点線部分を削除することができ、必要な第２のパ
ルスφ2を得ることができる。トランジスタ１３
ａと、トランジスタ１３ｂはどちらか１つであれ
ばよい。第２のパルスφ2の始めは、トリガパル
スφaが終つた時点を零として、RC 1n VS／（VS
−VB）後、第２のパルスの終りは、RC 1n VS／
（VS−VC）後、パルス幅t2は、 t2＝RC 1n（VS−VB）／（VS−VC） (2) で決まる。また第１のパルスと第２のパルスの間
かくt12は、 t12＝RC 1n（VS−VA）／（VS−VB） で決まる。よつてt1、t2、t12はすべてコンデンサ
３と抵抗２との時定数に比例している。
今、第３以降のパルスφ3が必要であるとき、
第２のパルスφ2を発生させる回路部分Ａを所要
パルスの個数分付加し、VB、VCに相当する電圧
に、所定の電圧を与えれば、第３以降のパルス
φ3が得られる。また第１のパルスφ1の始めを、
トリガパルスφaが終つた時点から遅れて必要な
時には、第１のパルス発生部分も、第２のパルス
φ2を発生する回路Ａに置き替えて回路を作れば
良い。
第２のパルスφ2を発生させる回路部分Ａを所要
パルスの個数分付加し、VB、VCに相当する電圧
に、所定の電圧を与えれば、第３以降のパルス
φ3が得られる。また第１のパルスφ1の始めを、
トリガパルスφaが終つた時点から遅れて必要な
時には、第１のパルス発生部分も、第２のパルス
φ2を発生する回路Ａに置き替えて回路を作れば
良い。
以上得られる第１と、第２以降のパルスは、負
極性パルスであるが、正極性パルスを得る回路
は、トランジスタの極性やコンパレータの入力の
極性の変更、NANDとANDの交換等で、容易に
得られるものである。
極性パルスであるが、正極性パルスを得る回路
は、トランジスタの極性やコンパレータの入力の
極性の変更、NANDとANDの交換等で、容易に
得られるものである。
次に第３図を用いて、第１図図示の一実施例の
具体的回路を説明する。
具体的回路を説明する。
トリガパルスφaは入力端子ａに加えられ、抵
抗１４ａを通してトランジスタ１のベースに印加
される。抵抗２とコンデンサ３とは時定数回路を
形成しており、このコンデンサ３の両端にトラン
ジスタ１のコレクタ・エミツタが接続されて、コ
ンデンサ３の充放電を制御している。トランジス
タ１５，１６，１９，２０と抵抗１７，１８は比
較器５を形成しており、トランジスタ１５のベー
スには交点ｂの電位が、またトランジスタ２０の
ベースには抵抗３１〜３４の分圧器で得られる抵
抗３３と３４の交点の電圧が電圧VAとして与え
られている。負荷抵抗１８の両端にはトランジス
タ７のコレクタ・エミツタが接続されていて、抵
抗１４ｂを通して与えられるトリガパルスφaが
抵抗１８に出力されないようにしている。この抵
抗１８の出力はトランジスタ３９と負荷抵抗３８
のインバータ６を介して入力端子c′から第１のパ
ルスφ1を出力している。
抗１４ａを通してトランジスタ１のベースに印加
される。抵抗２とコンデンサ３とは時定数回路を
形成しており、このコンデンサ３の両端にトラン
ジスタ１のコレクタ・エミツタが接続されて、コ
ンデンサ３の充放電を制御している。トランジス
タ１５，１６，１９，２０と抵抗１７，１８は比
較器５を形成しており、トランジスタ１５のベー
スには交点ｂの電位が、またトランジスタ２０の
ベースには抵抗３１〜３４の分圧器で得られる抵
抗３３と３４の交点の電圧が電圧VAとして与え
られている。負荷抵抗１８の両端にはトランジス
タ７のコレクタ・エミツタが接続されていて、抵
抗１４ｂを通して与えられるトリガパルスφaが
抵抗１８に出力されないようにしている。この抵
抗１８の出力はトランジスタ３９と負荷抵抗３８
のインバータ６を介して入力端子c′から第１のパ
ルスφ1を出力している。
トランジスタ１５とトランジスタ２１，２３，
２５と抵抗２２，２４とからなる比較器８で、交
点ｂと分圧器の抵抗３２と３３との交点の基準電
圧VBとが比較されて、トランジスタ３７のベー
スに出力されている。この出力にもトランジスタ
１３ａに抵抗１４ｃからトリガパルスφaを加え
ることによつてトリガパルスφaの影響が出ない
ようにしている。同様にトランジスタ１５とトラ
ンジスタ２６，２９，３０と抵抗２７，２８の比
較器１０は交点ｂの電圧と分圧器の抵抗３１と３
２の交点の基準電圧VCとを比較してトランジス
タ３６のベースに出力している。この出力にもト
リガパルスφaが影響しないよう、トランジスタ
１３ｂのベースに抵抗１４ｄを通してトリガパル
スφaが加えられている。トランジスタ３６と３
７と抵抗３５とはNAND回路１２を形成してお
り、出力端子ｆから第２のパルスφ2を出力して
いる。
２５と抵抗２２，２４とからなる比較器８で、交
点ｂと分圧器の抵抗３２と３３との交点の基準電
圧VBとが比較されて、トランジスタ３７のベー
スに出力されている。この出力にもトランジスタ
１３ａに抵抗１４ｃからトリガパルスφaを加え
ることによつてトリガパルスφaの影響が出ない
ようにしている。同様にトランジスタ１５とトラ
ンジスタ２６，２９，３０と抵抗２７，２８の比
較器１０は交点ｂの電圧と分圧器の抵抗３１と３
２の交点の基準電圧VCとを比較してトランジス
タ３６のベースに出力している。この出力にもト
リガパルスφaが影響しないよう、トランジスタ
１３ｂのベースに抵抗１４ｄを通してトリガパル
スφaが加えられている。トランジスタ３６と３
７と抵抗３５とはNAND回路１２を形成してお
り、出力端子ｆから第２のパルスφ2を出力して
いる。
比較器５，８，１０は、ベース電流が抵抗２と
コンデンサ３の時定数回路と分圧器による基準電
圧とに影響を与えないように、ダーリントン構成
にし、数μAになるようにしてある。基準電圧
VA，VB，VCが電源電圧VSに比例し、比較器５，
８，１０も差動構成のため、電源電圧、温度等の
変化に際しても、得られる第１、第２のパルス
φ1、φ2のパルス幅は、抵抗２、コンデンサ３の
時定数と、抵抗３１〜３４の抵抗比で決まる。具
体的な値としては、抵抗２が100KΩ、コンデン
サ３が0.0068μF、抵抗３１が4.7KΩ、抵抗３２
が4.7KΩ、抵抗３３が1KΩ、抵抗３４が3KΩの
とき、第１のパルマφ1のパルス幅が約160μ秒、
第２のパルスφ2のパルス幅が約520μ秒となる。
コンデンサ３の時定数回路と分圧器による基準電
圧とに影響を与えないように、ダーリントン構成
にし、数μAになるようにしてある。基準電圧
VA，VB，VCが電源電圧VSに比例し、比較器５，
８，１０も差動構成のため、電源電圧、温度等の
変化に際しても、得られる第１、第２のパルス
φ1、φ2のパルス幅は、抵抗２、コンデンサ３の
時定数と、抵抗３１〜３４の抵抗比で決まる。具
体的な値としては、抵抗２が100KΩ、コンデン
サ３が0.0068μF、抵抗３１が4.7KΩ、抵抗３２
が4.7KΩ、抵抗３３が1KΩ、抵抗３４が3KΩの
とき、第１のパルマφ1のパルス幅が約160μ秒、
第２のパルスφ2のパルス幅が約520μ秒となる。
このように、本実施例によれば、一組のCR時
定数回路から複数のパルス信号を発生しており、
しかも、各比較器５，１０の出力にはトリガパル
スによつて導通するクランプトランジスタ７，１
３ｂが設けられていてトリガパルス印加期間中に
各出力を零電位としているので（第２図ｃ，ｅ参
照）、不所望なパルス出力が発生したり、その反
転エツジやパルス幅が変化するということが防止
される。さらに、各基準電圧VA，VCは共通の回
路から発生されるので、回路構成も簡略化され
る。
定数回路から複数のパルス信号を発生しており、
しかも、各比較器５，１０の出力にはトリガパル
スによつて導通するクランプトランジスタ７，１
３ｂが設けられていてトリガパルス印加期間中に
各出力を零電位としているので（第２図ｃ，ｅ参
照）、不所望なパルス出力が発生したり、その反
転エツジやパルス幅が変化するということが防止
される。さらに、各基準電圧VA，VCは共通の回
路から発生されるので、回路構成も簡略化され
る。
第４図は、本発明の他の実施例を示すブロツク
ダイヤグラムであり、第５図は、第４図のタイム
チヤートであり、第６図は第４図の実施例の具体
的回路図である。第１〜３図と同じ部分は同じ参
照数字を用いている。第４図において、コンパレ
ータ８の極性は、コンデンサ３の一端ｂに接続し
た入力に対するものである。RSフリツプフロツ
プ４０は第２図ｆの点線で示した不要パルスを削
除するためのものであり、第１図のトランジスタ
１３ａ，１３ｂに相当する機能を有する。したが
つて、この目的のためだけなら、第４図、第６図
に示したトランジスタ４１ａ乃至４１ｃは不要で
ある。すなわち、これらトランジスタ４１ａ乃至
４１ｃがなくとも、トリガパルスφaの印加によ
りコンデンサの放電電圧Vbが基準電圧Vcに達す
ると比較器１０の出力電圧ｈは高レベルから低レ
ベルに反転するが、フリツプフロツプ４０は前の
状態を保持するからその出力電圧ｉは低レベルの
ままであり、出力パルスφ2も高レベルを保持す
る。フリツプフロツプ４０の状態は放電電圧Vb
が基準電圧VBに達するまで保持される。したが
つて、フリツプフロツプ４０を設けたことによ
り、第２図の放電電圧Vbが基準電圧VCとVBの間
にある期間での不要パルスを削除することができ
る。しかしながら、放電電圧Vbが基準電圧VBに
達した時点で第５図に点線で示すようにヒゲ状の
不要パルスが生じる場合がある。すなわち、放電
電圧Vbが基準電圧VBに達すると、比較器８の一
方の出力電圧ｇが高レベルに反転してフリツプフ
ロツプ４０をセツトしその出力ｉが高レベルに反
転する。この反転タイミングよりも先に比較器８
の他の出力電圧ｄが低レベルに反転すれば出力パ
ルスφ2は高レベルを保持するが、出力電圧ｄの
低レベルへの反転タイミングが遅れた場合、出力
電圧ｄ，ｉが両方とも高レベルとなり、その結
果、出力パルスφ2にはヒゲ状の不要パルスが発
生する。そのような不要パルスをも防止するため
に、トランジスタ４１ａ乃至４１ｃが設けられて
いる。トリガパルスφaが印加されると、トラン
ジスタ４１ａ乃至４１ｃはその印加期間中導通状
態となり、各出力電圧ｄ，ｇおよびｉを低レベル
にクランプする。したがつて、第５図のヒゲ状不
要パルスは確実に防止される。かくして、本実施
例においてもトランジスタ７および４１ａ又は４
１ｂによつて、トリガパルス印加期間における比
較器５，８のパルス発生動作を無効にしている。
ダイヤグラムであり、第５図は、第４図のタイム
チヤートであり、第６図は第４図の実施例の具体
的回路図である。第１〜３図と同じ部分は同じ参
照数字を用いている。第４図において、コンパレ
ータ８の極性は、コンデンサ３の一端ｂに接続し
た入力に対するものである。RSフリツプフロツ
プ４０は第２図ｆの点線で示した不要パルスを削
除するためのものであり、第１図のトランジスタ
１３ａ，１３ｂに相当する機能を有する。したが
つて、この目的のためだけなら、第４図、第６図
に示したトランジスタ４１ａ乃至４１ｃは不要で
ある。すなわち、これらトランジスタ４１ａ乃至
４１ｃがなくとも、トリガパルスφaの印加によ
りコンデンサの放電電圧Vbが基準電圧Vcに達す
ると比較器１０の出力電圧ｈは高レベルから低レ
ベルに反転するが、フリツプフロツプ４０は前の
状態を保持するからその出力電圧ｉは低レベルの
ままであり、出力パルスφ2も高レベルを保持す
る。フリツプフロツプ４０の状態は放電電圧Vb
が基準電圧VBに達するまで保持される。したが
つて、フリツプフロツプ４０を設けたことによ
り、第２図の放電電圧Vbが基準電圧VCとVBの間
にある期間での不要パルスを削除することができ
る。しかしながら、放電電圧Vbが基準電圧VBに
達した時点で第５図に点線で示すようにヒゲ状の
不要パルスが生じる場合がある。すなわち、放電
電圧Vbが基準電圧VBに達すると、比較器８の一
方の出力電圧ｇが高レベルに反転してフリツプフ
ロツプ４０をセツトしその出力ｉが高レベルに反
転する。この反転タイミングよりも先に比較器８
の他の出力電圧ｄが低レベルに反転すれば出力パ
ルスφ2は高レベルを保持するが、出力電圧ｄの
低レベルへの反転タイミングが遅れた場合、出力
電圧ｄ，ｉが両方とも高レベルとなり、その結
果、出力パルスφ2にはヒゲ状の不要パルスが発
生する。そのような不要パルスをも防止するため
に、トランジスタ４１ａ乃至４１ｃが設けられて
いる。トリガパルスφaが印加されると、トラン
ジスタ４１ａ乃至４１ｃはその印加期間中導通状
態となり、各出力電圧ｄ，ｇおよびｉを低レベル
にクランプする。したがつて、第５図のヒゲ状不
要パルスは確実に防止される。かくして、本実施
例においてもトランジスタ７および４１ａ又は４
１ｂによつて、トリガパルス印加期間における比
較器５，８のパルス発生動作を無効にしている。
次に、第６図に示す他の実施例の具体的回路に
ついて、第３図に示す実施例の具体的回路とちが
う部分のみ説明する。負荷抵抗４２は第４図の比
較器８のマイナス側出力端子負荷抵抗、負荷抵抗
４３は第４図の比較器１０の出力端子負荷抵抗、
抵抗４４，４７，４８，５０とトランジスタ４
５，４９は第４図のＲ−Ｓフリツプフロツプ４０
に、それぞれ相当している。抵抗５０は、トラン
ジスタ４９のコレクタと、抵抗４８の接続点に、
トランジスタ３７のベースを直接接続するとき、
抵抗４８により、トランジスタ３７に自己バイア
スがかかり、常時導通状態になるため、これを防
ぐためのものである。トランジスタ４１ｃと４１
c′は、それぞれ一つだけで第４図のトランジスタ
４１ｃに相当する。このように、トランジスタ７
および４１ａ（又は４１ｃ）よつてトリガパルス
印加期間中のパルス発生動作が無効とされるの
で、所期の反転エツジタイミングおよびパルス幅
をそれぞれが有する複数のパルス信号を発生でき
る。
ついて、第３図に示す実施例の具体的回路とちが
う部分のみ説明する。負荷抵抗４２は第４図の比
較器８のマイナス側出力端子負荷抵抗、負荷抵抗
４３は第４図の比較器１０の出力端子負荷抵抗、
抵抗４４，４７，４８，５０とトランジスタ４
５，４９は第４図のＲ−Ｓフリツプフロツプ４０
に、それぞれ相当している。抵抗５０は、トラン
ジスタ４９のコレクタと、抵抗４８の接続点に、
トランジスタ３７のベースを直接接続するとき、
抵抗４８により、トランジスタ３７に自己バイア
スがかかり、常時導通状態になるため、これを防
ぐためのものである。トランジスタ４１ｃと４１
c′は、それぞれ一つだけで第４図のトランジスタ
４１ｃに相当する。このように、トランジスタ７
および４１ａ（又は４１ｃ）よつてトリガパルス
印加期間中のパルス発生動作が無効とされるの
で、所期の反転エツジタイミングおよびパルス幅
をそれぞれが有する複数のパルス信号を発生でき
る。
第６図の回路は、第３図の回路にくらべて、素
子数は、多く、回路的にも複数であるが、機能的
に第３図と相違はなく、また集積回路化した際に
は、同等と考えられる。
子数は、多く、回路的にも複数であるが、機能的
に第３図と相違はなく、また集積回路化した際に
は、同等と考えられる。
本発明の他の実施例として、論理回路の組合せ
により、互いに重なり合う２ケ以上のパルスを作
ることも可能である。必要なことは、CR時定数
回路と、複数個のコンパレータとを用いることで
あり、その出力は任意に論理合成されうるもので
ある。
により、互いに重なり合う２ケ以上のパルスを作
ることも可能である。必要なことは、CR時定数
回路と、複数個のコンパレータとを用いることで
あり、その出力は任意に論理合成されうるもので
ある。
以上のとおり、本発明によれば、第１、第２の
比較器の出力にクランプトランジスタをそれぞれ
設け、これらをトリガパルスに応答して導通させ
て各出力を共通点電位にクランプしているので、
同パルスの印加期間におけるパルス発生動作が無
効とされ所期の反転エツジタイミングおよびパル
ス幅をそれぞれ有する複数のパルス信号が発生で
き、さらには、二つの基準電圧を共通の回路から
発生することも可能となる。
比較器の出力にクランプトランジスタをそれぞれ
設け、これらをトリガパルスに応答して導通させ
て各出力を共通点電位にクランプしているので、
同パルスの印加期間におけるパルス発生動作が無
効とされ所期の反転エツジタイミングおよびパル
ス幅をそれぞれ有する複数のパルス信号が発生で
き、さらには、二つの基準電圧を共通の回路から
発生することも可能となる。
第１図は本発明の一実施例のブロツクダイヤグ
ラム、第２図は第１図の各部電圧のタイムチヤー
ト図、第３図は第１図の具体的な実施例を示す回
路接続図、第４図は本発明の他の実施例のブロツ
クダイヤグラム、第５図は第４図の各部電圧のタ
イムチヤート図、第６図は第４図の具体的な実施
例を示す回路接続図である。 VS……電源電圧、５，８，１０……コンパレ
ータ、６……インバータ回路、１２……NAND
回路、４，９，１１……基準電位、４０……RS
フリツプフロツプ、１，７，１３ａ，１３ｂ，１
５，１６，１９，２０，２１，２３，２５，２
６，２９，３０，３６，３７，３９，４１ａ，４
１ｂ，４１ｃ，４１c′，４５，４９……トランジ
スタ、２，１４ａ，１４ｂ，１４ｃ，１４ｄ，１
４ｅ，１４ｆ，１４ｇ，１４g′，１７，１８，２
２，２４，２７，２８，３１，３２，３３，３
４，３５，３８，４４，４５，４６，４７，４
８，５０……抵抗、３……コンデンサ。
ラム、第２図は第１図の各部電圧のタイムチヤー
ト図、第３図は第１図の具体的な実施例を示す回
路接続図、第４図は本発明の他の実施例のブロツ
クダイヤグラム、第５図は第４図の各部電圧のタ
イムチヤート図、第６図は第４図の具体的な実施
例を示す回路接続図である。 VS……電源電圧、５，８，１０……コンパレ
ータ、６……インバータ回路、１２……NAND
回路、４，９，１１……基準電位、４０……RS
フリツプフロツプ、１，７，１３ａ，１３ｂ，１
５，１６，１９，２０，２１，２３，２５，２
６，２９，３０，３６，３７，３９，４１ａ，４
１ｂ，４１ｃ，４１c′，４５，４９……トランジ
スタ、２，１４ａ，１４ｂ，１４ｃ，１４ｄ，１
４ｅ，１４ｆ，１４ｇ，１４g′，１７，１８，２
２，２４，２７，２８，３１，３２，３３，３
４，３５，３８，４４，４５，４６，４７，４
８，５０……抵抗、３……コンデンサ。
Claims (1)
- 【特許請求の範囲】 １ 回線節点と共通点との間に接続されたコンデ
ンサ、前記回路節点と電源点との間に接続された
抵抗、前記コンデンサに並列接続されトリガパル
スに応答して導通し前記コンデンサを放電する半
導体スイツチ、前記電源点と前記共通点との間に
直列接続された複数の電圧降下手段を有しこれら
電圧降下手段間の接続点の二箇所から第１および
第２の基準電圧を発生する基準電圧発生回路、前
記回路節点の電圧を前記第１の基準電圧と比較す
る第１の比較器、前記回路節点の電圧を前記第２
の基準電圧と比較する第２の比較器、前記第１の
比較器の出力端子と前記共通点との間に設けられ
前記トリガパルスに応答して導通し前記第１の比
較器の出力端子を前記共通点の電位にクランプす
る第１のクランプトランジスタ、ならびに前記第
２の比較器の出力端子と前記共通点との間に設け
られ前記トリガパルスに応答して導通し前記第２
の比較器の出力端子を前記共通点の電位にクラン
プする第２のクランプトランジスタを備えるパル
ス発生回路。 ２ 前記第１の比較器は差動型式に接続された第
３および第４のトランジスタを有し、前記第２の
比較器は差動型式に接続された第５および第６の
トランジスタを有し、前記第３のトランジスタの
ベースにエミツタホロワ型式の第７のトランジス
タを介して前記第１の基準電圧が供給され、前記
第５のトランジスタのベースにエミツタホロワ型
式の第８のトランジスタを介して前記第２の基準
電圧が供給され、前記第４および第６のトランジ
スタのベースは共通接続されその共通接続点がエ
ミツタホロワ型式の第９のトランジスタを介して
前記回路節点に接続されている特許請求の範囲第
１項記載のパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6603078A JPS54157070A (en) | 1978-05-31 | 1978-05-31 | Pulse generator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6603078A JPS54157070A (en) | 1978-05-31 | 1978-05-31 | Pulse generator circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54157070A JPS54157070A (en) | 1979-12-11 |
| JPH0213489B2 true JPH0213489B2 (ja) | 1990-04-04 |
Family
ID=13304091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6603078A Granted JPS54157070A (en) | 1978-05-31 | 1978-05-31 | Pulse generator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54157070A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57104631U (ja) * | 1980-12-17 | 1982-06-28 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50159240A (ja) * | 1974-06-11 | 1975-12-23 | ||
| JPS50159238A (ja) * | 1974-06-11 | 1975-12-23 |
-
1978
- 1978-05-31 JP JP6603078A patent/JPS54157070A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54157070A (en) | 1979-12-11 |
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