JPH0213964B2 - - Google Patents
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- JPH0213964B2 JPH0213964B2 JP58221605A JP22160583A JPH0213964B2 JP H0213964 B2 JPH0213964 B2 JP H0213964B2 JP 58221605 A JP58221605 A JP 58221605A JP 22160583 A JP22160583 A JP 22160583A JP H0213964 B2 JPH0213964 B2 JP H0213964B2
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- Japan
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- terminal
- power supply
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- 230000005669 field effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Description
【発明の詳細な説明】
本発明は相補形絶縁ゲート電界効果トランジス
タを用いた集積回路に関するものである。
タを用いた集積回路に関するものである。
マイクロコンピユータや電卓等の機能を持つ
LSI内に電源を投入した時に自動的にLSI内部を
一定の初期状態に設定する機能が設けられてい
る。
LSI内に電源を投入した時に自動的にLSI内部を
一定の初期状態に設定する機能が設けられてい
る。
しかし、一方使用電圧の広領域化や使用中の電
源ダウン等に対応できることも要求されており、
今使用されている初期設定機能では不十分となつ
てきている。
源ダウン等に対応できることも要求されており、
今使用されている初期設定機能では不十分となつ
てきている。
第１図に従来の集積回路構成の一例を示す。
第２図は各端子の出力波形を示す。なお、以下
の動作説明は端子VDDに電源としてプラス電源を
用いた場合について説明するものであり、マイナ
ス電源でも適用可能な事は明らかである。
の動作説明は端子VDDに電源としてプラス電源を
用いた場合について説明するものであり、マイナ
ス電源でも適用可能な事は明らかである。
電源端子VDDに電源が投入されない状態では電
源端子VDD，VSS及び接点１，２，３の電位V1，
V2，V3は常にVSS（例えば接地）のレベルにある
とする。この状態より電源端子VDDに任意の電位
VCなる電源電圧が印加されるとLSI内で電源端子
VDDの電位は、電源の内部抵抗と端子VDDの寄生
容量の時定数で任意の電位VCに向かつて立ち上
がる。第２図のTAで示される電源端子VDDが任意
の電位VCに立ち上がつていく過度状態時に各接
点の電位レベルは電源端子VDDの電位がＰ形トラ
ンジスタＭ１，Ｍ４，Ｍ６及びＮ形トランジスＭ
２，Ｍ３，Ｍ５，Ｍ７のしきい値電圧VAに上が
るまで電源端子VDDと電源端子VSS側に対してつ
いている負荷容量の分割比で決まる。従つて、接
点１には電源端子VDD側に対し、寄生容量を充分
無視できる大容量C1を又接点２には電源端子VSS
側に対し寄生容量を充分無視できる大容量C2を
接続しておけば接点１は上記しきい値電圧VAの
近傍に又接点２は電圧VSSの近傍になつている。
源端子VDD，VSS及び接点１，２，３の電位V1，
V2，V3は常にVSS（例えば接地）のレベルにある
とする。この状態より電源端子VDDに任意の電位
VCなる電源電圧が印加されるとLSI内で電源端子
VDDの電位は、電源の内部抵抗と端子VDDの寄生
容量の時定数で任意の電位VCに向かつて立ち上
がる。第２図のTAで示される電源端子VDDが任意
の電位VCに立ち上がつていく過度状態時に各接
点の電位レベルは電源端子VDDの電位がＰ形トラ
ンジスタＭ１，Ｍ４，Ｍ６及びＮ形トランジスＭ
２，Ｍ３，Ｍ５，Ｍ７のしきい値電圧VAに上が
るまで電源端子VDDと電源端子VSS側に対してつ
いている負荷容量の分割比で決まる。従つて、接
点１には電源端子VDD側に対し、寄生容量を充分
無視できる大容量C1を又接点２には電源端子VSS
側に対し寄生容量を充分無視できる大容量C2を
接続しておけば接点１は上記しきい値電圧VAの
近傍に又接点２は電圧VSSの近傍になつている。
次に接点１と接点２はＰ形トランジスタＭ１と
Ｎ形トランジスタＭ３で構成されるインバータと
Ｐ形トランジスタＭ４とＮ形トランジスタＭ５に
よつて構成されるインバータでフリツプフロツプ
を構成している為、電源端子VDDが電位VAより高
い電位になると上記２つのインバータは完全に動
作可能となる。この時接点１の電位レベルV1は
VA近傍に接点２の電位レベルV2は電位VSS近傍に
あるので、接点１の電位V1は電源端子VDDの電位
に接点２は電源端子VSSの電位で安定しその結果
集積回路内部の状態記憶回路の初期セツト出力を
発生する接点３は電源端子VDD側の電位に変化し
安定する。これは、電源端子VSSに印加される電
圧が早く立ち上がつてもゆつくり立ち上がつても
必ず接点１の電位V1は端子VDD側に、接点２の電
位V2はVSS側に、接点３の電位V3はVDD側に安定
する。これによりLSIの電源立ち上がり時に内部
回路を必ずある一定の初期状態とすることがで
き、又、接点３の電位V3がVSSレベルにならない
かぎり、この状態を解除できない。続いて接点３
の電位V3が端子VDDの電位VCに安定したことによ
り第２図TBの期間入力信号I1にクロツク信号が発
生する。つまりVSSレベルよりVCレベルに変化す
る。この信号I1は回路内部の発振回路のクロツク
でも、あるいは回路外部からの入力信号でもよ
い。この信号により、Ｎ形トランジスタＭ２がオ
ン状態になり接点１の電位V1は強制的に端子VSS
のレベルにする。（ただしこの時Ｎ形トランジス
タＭ２のオン抵抗をＰ形トランジスタＭ１のオン
抵抗にくらべ充分小さくなるよう設計しておく必
要がある。） これにより接点２の電位V2は、今までＰ形ト
ランジスタＭ４がオフ、Ｎ形トランジスタＭ５が
オン状態であつたものが逆にＰ形トランジスタＭ
４がオン、Ｎ形トランジスタＭ５がオフ状態にな
りV1レベルよりVCレベルに変化する。
Ｎ形トランジスタＭ３で構成されるインバータと
Ｐ形トランジスタＭ４とＮ形トランジスタＭ５に
よつて構成されるインバータでフリツプフロツプ
を構成している為、電源端子VDDが電位VAより高
い電位になると上記２つのインバータは完全に動
作可能となる。この時接点１の電位レベルV1は
VA近傍に接点２の電位レベルV2は電位VSS近傍に
あるので、接点１の電位V1は電源端子VDDの電位
に接点２は電源端子VSSの電位で安定しその結果
集積回路内部の状態記憶回路の初期セツト出力を
発生する接点３は電源端子VDD側の電位に変化し
安定する。これは、電源端子VSSに印加される電
圧が早く立ち上がつてもゆつくり立ち上がつても
必ず接点１の電位V1は端子VDD側に、接点２の電
位V2はVSS側に、接点３の電位V3はVDD側に安定
する。これによりLSIの電源立ち上がり時に内部
回路を必ずある一定の初期状態とすることがで
き、又、接点３の電位V3がVSSレベルにならない
かぎり、この状態を解除できない。続いて接点３
の電位V3が端子VDDの電位VCに安定したことによ
り第２図TBの期間入力信号I1にクロツク信号が発
生する。つまりVSSレベルよりVCレベルに変化す
る。この信号I1は回路内部の発振回路のクロツク
でも、あるいは回路外部からの入力信号でもよ
い。この信号により、Ｎ形トランジスタＭ２がオ
ン状態になり接点１の電位V1は強制的に端子VSS
のレベルにする。（ただしこの時Ｎ形トランジス
タＭ２のオン抵抗をＰ形トランジスタＭ１のオン
抵抗にくらべ充分小さくなるよう設計しておく必
要がある。） これにより接点２の電位V2は、今までＰ形ト
ランジスタＭ４がオフ、Ｎ形トランジスタＭ５が
オン状態であつたものが逆にＰ形トランジスタＭ
４がオン、Ｎ形トランジスタＭ５がオフ状態にな
りV1レベルよりVCレベルに変化する。
さらに接点２の電位V2がVCレベルになつた為
今までＰ形トランジスタＭ１がオン、Ｎ形トラン
ジスタM3がオフになつていたのが、Ｐ形トラン
ジスタM1がオフ、Ｎ形トランジスタＭ３がオン
になる。
今までＰ形トランジスタＭ１がオン、Ｎ形トラン
ジスタM3がオフになつていたのが、Ｐ形トラン
ジスタM1がオフ、Ｎ形トランジスタＭ３がオン
になる。
上記動作により、入力信号I1がある一定時間後
再びVCレベルよりVSSレベルに変化しても、接点
１の電位はVSSレベル、接点２の電位V2はVCレベ
ルで安定し、接点３の電位V3もVCレベルからVSS
レベルに変化し安定する。こうしてLSI内部の論
理回路に接点の電位V3が電位VCとなつていた初
期状態が解除されLSIは初期状態から、外部から
の命令を受け実行できるようになる。
再びVCレベルよりVSSレベルに変化しても、接点
１の電位はVSSレベル、接点２の電位V2はVCレベ
ルで安定し、接点３の電位V3もVCレベルからVSS
レベルに変化し安定する。こうしてLSI内部の論
理回路に接点の電位V3が電位VCとなつていた初
期状態が解除されLSIは初期状態から、外部から
の命令を受け実行できるようになる。
現在、上記動作以外にLSIが動作中に電源端子
VDDの電位がある電位VBまで低下し、再びVCにも
どつた場合、LSIの誤動作を押さえる為、再び初
期状態が要求されており、特にVB＞VAとする要
求が強い。VB＞VAの場合、従来回路では第２図
の期間TCの如くVSSVSSの電位がVCよりVBに変化
し、さらにVBよりVCになつた時単に接点２の電
位V2がVCよりVBにさらにVBよりVCに変化するだ
けでLSI内部が初期状態にならない欠点がある。
これは電位VB＞電位VAの為、現回路は正常に動
作しており、単に電源端子VSSが正常動作可能電
圧内で変化したにすぎないからである。
VDDの電位がある電位VBまで低下し、再びVCにも
どつた場合、LSIの誤動作を押さえる為、再び初
期状態が要求されており、特にVB＞VAとする要
求が強い。VB＞VAの場合、従来回路では第２図
の期間TCの如くVSSVSSの電位がVCよりVBに変化
し、さらにVBよりVCになつた時単に接点２の電
位V2がVCよりVBにさらにVBよりVCに変化するだ
けでLSI内部が初期状態にならない欠点がある。
これは電位VB＞電位VAの為、現回路は正常に動
作しており、単に電源端子VSSが正常動作可能電
圧内で変化したにすぎないからである。
本発明の目的は上記欠点を除去した集積回路を
提供することにある。
提供することにある。
本発明による集積回路は、電源電圧が印加され
る第１および第２の端子と、これら端子間への電
源電圧が立ち上がり第１の電圧レベルを越えたと
きに第１の安定状態となるフリツプフロツプと、
このフリツプフロツプの状態制御端子と前記第１
の端子との間に接続された第１のトランジスタと
を有し、前記フリツプフロツプが前記第１の安定
状態となつた後に前記第１のトランジスタを導通
させることにより前記フリツプフロツプを前記第
１の安定状態から第２の安定状態に変化させ、さ
らに、前記フリツプフロツプの状態制御端子と前
記第２の端子との間に第２のトランジスタを設
け、前記電源電圧がその規定の電圧レベルと前記
第１の電圧レベルとの間に設定された第２の電圧
レベルまで低下したときに前記第２のトランジス
タを導通させて前記フリツプフロツプを前記第２
の安定状態から前記第１の安定状態に変化させる
ことを特徴とする。
る第１および第２の端子と、これら端子間への電
源電圧が立ち上がり第１の電圧レベルを越えたと
きに第１の安定状態となるフリツプフロツプと、
このフリツプフロツプの状態制御端子と前記第１
の端子との間に接続された第１のトランジスタと
を有し、前記フリツプフロツプが前記第１の安定
状態となつた後に前記第１のトランジスタを導通
させることにより前記フリツプフロツプを前記第
１の安定状態から第２の安定状態に変化させ、さ
らに、前記フリツプフロツプの状態制御端子と前
記第２の端子との間に第２のトランジスタを設
け、前記電源電圧がその規定の電圧レベルと前記
第１の電圧レベルとの間に設定された第２の電圧
レベルまで低下したときに前記第２のトランジス
タを導通させて前記フリツプフロツプを前記第２
の安定状態から前記第１の安定状態に変化させる
ことを特徴とする。
本発明の一実施例を図面と共に詳細に説明す
る。
る。
第３図に実施例の回路構成を、第４図にその各
端子の出力波形を示す。
端子の出力波形を示す。
第３図において電源電圧シフト回路Ａは入力は
電源端子VDD及びVSSで出力信号Ｉ２は電源端子
VDDがVDなる電位以下では端子VSSのレベルにVD
なる電位以上では端子VDDのレベルになる回路を
構成している。（このときVD≧VBである。）さら
に接点１′にＰ形トランジスタＭ１と並列に出力
信号Ｉ２にゲートを接続したＰ形トランジスタＭ
８及びＮ形トランジスタＭ３と並列に入力端子Ｉ
１′にゲートを接続したＮ形トランジスタＭ２を
接続する。すなわち本実施例は第１図の回路にト
ランジスタＭ８と電圧シフト回路Ａを付加して構
成される。セツト出力は接点３′から得られる。
電源端子VDD及びVSSで出力信号Ｉ２は電源端子
VDDがVDなる電位以下では端子VSSのレベルにVD
なる電位以上では端子VDDのレベルになる回路を
構成している。（このときVD≧VBである。）さら
に接点１′にＰ形トランジスタＭ１と並列に出力
信号Ｉ２にゲートを接続したＰ形トランジスタＭ
８及びＮ形トランジスタＭ３と並列に入力端子Ｉ
１′にゲートを接続したＮ形トランジスタＭ２を
接続する。すなわち本実施例は第１図の回路にト
ランジスタＭ８と電圧シフト回路Ａを付加して構
成される。セツト出力は接点３′から得られる。
この構成により、第４図の期間TA′の如く電源
端子VDDに電位VCなる電源を印加した時及び第４
図の期間TB′の如く入力端子I1′にクロツク信号を
入力した時は、第１図の従来回路とまつたく同様
の動作が行なわれる。
端子VDDに電位VCなる電源を印加した時及び第４
図の期間TB′の如く入力端子I1′にクロツク信号を
入力した時は、第１図の従来回路とまつたく同様
の動作が行なわれる。
次に、第４図の期間TC′では初めに電源端子
VDDは電位VCになつている。又出力信号Ｉ２、節
点２′の電位V2′も電位VCに接点１′，３′の電位
は端子VSS電位になつている。そして、電源端子
VDDが電位VCより電位VDまで低下すると出力信号
Ｉ２、節点２の電位V2′も同様に電位VDになる。
さらに電源端子VDDが電位VD以下になると信号Ｉ
２は端子VSSの電位まで変化し安定する。つまり
電源端子VDDが電位VDより電位VBに変化すると回
路Ａの出力信号Ｉ２が端子VSSの電位に変化する
為それまでオフ状態であつたＰ形トランジスタＭ
８がオン状態になる。この時接点２′の電位V2′は
以前電源端子VDDと同電位にあるので、Ｎ形トラ
ンジスタＭ３がオン状態であるがＰ形トランジス
タＭ８のオン抵抗をＮ形トランジスタＭ３のオン
抵抗をり充分小さくなるよう設計する事により接
点１′の電位V1′は強制的に電位VSSより電位VB近
傍に変化する。さらに接点１′が端子VSSの電位よ
り電位VB近傍に変化する事により接点１′にゲー
トにつながれているＰ形トランジスタＭ４はオン
状態からオフ状態に又Ｎ形トランジスタＭ５はオ
フ状態からオン状態になり接点２′の電位V2′は電
位VBより端子VSSの電位になる。これにより、Ｎ
形トランジスタＭ３がオン状態よりオフ状態に、
Ｐ形トランジスタＭ１がオフ状態からオン状態に
なり、接点１′の電位V1′は電位VB近傍より電位
VBになる。さらに接点３′は接点２′が電位VBよ
り端子VSSの電位に変化した為端子VSSの電位より
電位VBに変化する。
VDDは電位VCになつている。又出力信号Ｉ２、節
点２′の電位V2′も電位VCに接点１′，３′の電位
は端子VSS電位になつている。そして、電源端子
VDDが電位VCより電位VDまで低下すると出力信号
Ｉ２、節点２の電位V2′も同様に電位VDになる。
さらに電源端子VDDが電位VD以下になると信号Ｉ
２は端子VSSの電位まで変化し安定する。つまり
電源端子VDDが電位VDより電位VBに変化すると回
路Ａの出力信号Ｉ２が端子VSSの電位に変化する
為それまでオフ状態であつたＰ形トランジスタＭ
８がオン状態になる。この時接点２′の電位V2′は
以前電源端子VDDと同電位にあるので、Ｎ形トラ
ンジスタＭ３がオン状態であるがＰ形トランジス
タＭ８のオン抵抗をＮ形トランジスタＭ３のオン
抵抗をり充分小さくなるよう設計する事により接
点１′の電位V1′は強制的に電位VSSより電位VB近
傍に変化する。さらに接点１′が端子VSSの電位よ
り電位VB近傍に変化する事により接点１′にゲー
トにつながれているＰ形トランジスタＭ４はオン
状態からオフ状態に又Ｎ形トランジスタＭ５はオ
フ状態からオン状態になり接点２′の電位V2′は電
位VBより端子VSSの電位になる。これにより、Ｎ
形トランジスタＭ３がオン状態よりオフ状態に、
Ｐ形トランジスタＭ１がオフ状態からオン状態に
なり、接点１′の電位V1′は電位VB近傍より電位
VBになる。さらに接点３′は接点２′が電位VBよ
り端子VSSの電位に変化した為端子VSSの電位より
電位VBに変化する。
次に電源端子VDDが電位VBより電位VCに戻つた
場合、電源端子VDDが電位VD以上になると信号Ｉ
２が端子VSSの電位より電源端子VDDと同電位に
変化しＰ形トランジスタＭ８がオン状態よりオフ
状態になる。そして接点２′の電位Ｖ２′はＮ形ト
ランジスタＭ５により端子VSSの電位を接点１は
Ｐ形トランジスタＭ１より電源端子VDDの電位を
供給されるので接点１′，３′の電位V1′，V3′は電
位VCに、接点２′の電位Ｖ２′は端子VSSの電位に
なる。これは第４図の期間TA′の電源投入時と同
一状態でありLSI内部論理回路を一定の初期状態
にできる。
場合、電源端子VDDが電位VD以上になると信号Ｉ
２が端子VSSの電位より電源端子VDDと同電位に
変化しＰ形トランジスタＭ８がオン状態よりオフ
状態になる。そして接点２′の電位Ｖ２′はＮ形ト
ランジスタＭ５により端子VSSの電位を接点１は
Ｐ形トランジスタＭ１より電源端子VDDの電位を
供給されるので接点１′，３′の電位V1′，V3′は電
位VCに、接点２′の電位Ｖ２′は端子VSSの電位に
なる。これは第４図の期間TA′の電源投入時と同
一状態でありLSI内部論理回路を一定の初期状態
にできる。
つまり本発明の第３図の回路は電源端子VDDの
電位が電位VD以下（LSI使用時に）低下した場
合、LSI内部論理回路初期状態に復帰させること
ができる。
電位が電位VD以下（LSI使用時に）低下した場
合、LSI内部論理回路初期状態に復帰させること
ができる。
第３図の電圧シフト回路Ａの具体的構成例を第
５図を参照して説明する。
５図を参照して説明する。
端子VDDと電圧出力端子NV0との間にドレイン
とゲートを接続した、すなわちダイオード接続し
たｉ個のＮ形トランジスタMN1，MN2…MNiを
直列接続する。このｉ個の直列接続されたトラン
ジスタの総計の閾値は上述の電位VDとなるよう
になされている。また節点NV0と端子VSSの間に
はゲートとドレインが各々接続されたｊ個のＰ形
トランジスタMP1，MP2…MPjが直列に接続さ
れている。このｊ個のトランジスタのしきい値の
総計は上記電位VDとなるようになされている。
この直列回路は端子VDDが電位VD以上になると節
点NV0の電位が端子VDD方向に変化し、バツフア
としての２段のインバータINV1，INV2を介して
端子VDDレベルの出力I2として取り出される。こ
のときＰ形トランジスタMP1〜MPjはオフして
いる。他方端子VDDの電位がVDより小さいときは
Ｐ形トランジスタMP1〜MPjがオンし、節点NV0
は端子VSSの電位へと変化する。よつて出力I2は
VSSのレベルとなる。
とゲートを接続した、すなわちダイオード接続し
たｉ個のＮ形トランジスタMN1，MN2…MNiを
直列接続する。このｉ個の直列接続されたトラン
ジスタの総計の閾値は上述の電位VDとなるよう
になされている。また節点NV0と端子VSSの間に
はゲートとドレインが各々接続されたｊ個のＰ形
トランジスタMP1，MP2…MPjが直列に接続さ
れている。このｊ個のトランジスタのしきい値の
総計は上記電位VDとなるようになされている。
この直列回路は端子VDDが電位VD以上になると節
点NV0の電位が端子VDD方向に変化し、バツフア
としての２段のインバータINV1，INV2を介して
端子VDDレベルの出力I2として取り出される。こ
のときＰ形トランジスタMP1〜MPjはオフして
いる。他方端子VDDの電位がVDより小さいときは
Ｐ形トランジスタMP1〜MPjがオンし、節点NV0
は端子VSSの電位へと変化する。よつて出力I2は
VSSのレベルとなる。
電圧シフト回路Ａの他の例を第６図に示す。こ
の例では第５図のＰ形トランジスタMP1〜MPj
を抵抗Ｒにおき代えたものであり、基本的な動作
は第５図の例と同様である。
の例では第５図のＰ形トランジスタMP1〜MPj
を抵抗Ｒにおき代えたものであり、基本的な動作
は第５図の例と同様である。
第１図は従来回路の一例を示す回路図、第２図
はその動作波形を示す図、第３図は本発明の一実
施例を示す図、第４図はその動作波形を示す図、
第５図および第６図は電圧シフト回路の具体例を
示す回路図である。 Ｍ１，Ｍ４，Ｍ６……Ｐ型トランジスタ、Ｍ
２，Ｍ３，Ｍ５，Ｍ７……Ｎ型トランジスタ、Ｃ
１，Ｃ２……容量。
はその動作波形を示す図、第３図は本発明の一実
施例を示す図、第４図はその動作波形を示す図、
第５図および第６図は電圧シフト回路の具体例を
示す回路図である。 Ｍ１，Ｍ４，Ｍ６……Ｐ型トランジスタ、Ｍ
２，Ｍ３，Ｍ５，Ｍ７……Ｎ型トランジスタ、Ｃ
１，Ｃ２……容量。
１ 第１および第２の相補型インバータと、前記
第１の相補型インバータの出力と前記第２の相補
型インバータの入力との間に接続された一導電型
の第１電界効果トランジスタと、前記第２の相補
型インバータの入力と電源端子との間に接続され
た反対等電型の第２電界効果トランジスタと、出
力端子と、前記第２の相補型インバータの出力と
前記出力端子との間に接続された前記一導電型の
第３電界効果トランジスタと、前記出力端子と基
準端子との間に接続されゲートが前記第２の相補
型インバータの入力に接続された前記反対導電型
の第４電界効果トランジスタと、前記第１の相補
型インバータの入力および前記第２電界効果トラ
ンジスタのゲートに接続されたリセツト端子と、
前記第１および第３電界効果トランジスタのゲー
トに接続されたセツト端子とを備えることを特徴
とするダイナミツク型フリツプフロツプ。
第１の相補型インバータの出力と前記第２の相補
型インバータの入力との間に接続された一導電型
の第１電界効果トランジスタと、前記第２の相補
型インバータの入力と電源端子との間に接続され
た反対等電型の第２電界効果トランジスタと、出
力端子と、前記第２の相補型インバータの出力と
前記出力端子との間に接続された前記一導電型の
第３電界効果トランジスタと、前記出力端子と基
準端子との間に接続されゲートが前記第２の相補
型インバータの入力に接続された前記反対導電型
の第４電界効果トランジスタと、前記第１の相補
型インバータの入力および前記第２電界効果トラ
ンジスタのゲートに接続されたリセツト端子と、
前記第１および第３電界効果トランジスタのゲー
トに接続されたセツト端子とを備えることを特徴
とするダイナミツク型フリツプフロツプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58221605A JPS60114023A (ja) | 1983-11-25 | 1983-11-25 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58221605A JPS60114023A (ja) | 1983-11-25 | 1983-11-25 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60114023A JPS60114023A (ja) | 1985-06-20 |
| JPH0213964B2 true JPH0213964B2 (ja) | 1990-04-05 |
Family
ID=16769374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58221605A Granted JPS60114023A (ja) | 1983-11-25 | 1983-11-25 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60114023A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0517468U (ja) * | 1991-08-02 | 1993-03-05 | サンデン株式会社 | 蓄冷装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62203520U (ja) * | 1986-06-17 | 1987-12-25 |
-
1983
- 1983-11-25 JP JP58221605A patent/JPS60114023A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0517468U (ja) * | 1991-08-02 | 1993-03-05 | サンデン株式会社 | 蓄冷装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60114023A (ja) | 1985-06-20 |
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