JPH0214734B2

JPH0214734B2 -

Info

Publication number: JPH0214734B2
Application number: JP60205614A
Authority: JP
Inventors: Tatsumi Hayashi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-09-18
Filing date: 1985-09-18
Publication date: 1990-04-09
Also published as: JPS6266338A

Description

【発明の詳細な説明】〔概要〕パイプライン方式で処理され、逐次化命令の処
理機構を備えた情報処理装置において、一般命令
のみのテスト命令列と、逐次化命令を含むテスト
命令列とを主記憶装置上に用意し、該主記憶装置
から読み出した一般命令のみのテスト命令列をパ
イプラインに投入して得られた処理結果と、逐次
化命令と、複数個の一般命令とを交互に並べたテ
スト命令列を同じパイプラインに投入して得られ
た処理結果とを比較することにより、該パイプラ
イン機構の障害箇所を同定するようにしたもので
ある。

〔産業上の利用分野〕

本発明は、パイプライン方式で処理される情報
処理装置におけるパイプライン機構の試験方法に
関する。

最近の計算機システム（情報処理装置）の著し
い普及に伴つて、計算機システムによつて処理さ
れるデータ量が増加してくるに従い、該計算機シ
ステムの処理能力の向上に対する要求は益々高く
なつてきている。

該計算機システムの処理能力を向上させる為の
一つの方法として、複数個の命令をパイプライン
に投入して、一時に複数の命令をパイプライン方
式で実行する形式が多くなつてきた。

このようなパイプライン方式による計算機シス
テムの該パイプライン機構を試験する場合、一般
には、該計算機システムを保守、運用する為に備
えられているサービスプロセツサ（SVP）に対
して、該計算機システムの中央処理装置（CPU）
から、所謂保守命令を発行し、該パイプライン機
構を試験する方法が採られているが、この方法で
は試験に時間がかかる問題があり、該パイプライ
ン機構に対する効果的な試験方法が待たれるよう
になつてきた。

〔従来の技術〕

第４図は従来のパイプライン機構に対する試験
方法を説明する図であつて、ａはそのハードウエ
ア構成を示し、ｂは試験手順をフローで示したも
のである。

先ず、パイプライン機構に対する試験の開始に
当たつて、中央処理装置（以下、CPUと云う）
１が、主記憶装置（MS）３上の試験プログラム
を実行して、サービスプロセツサ（以下、SVP
と云う）２に対する保守命令を発行し、該SVP
２側に設けられている試験プログラムを起動す
る。（ステツプ２０参照） SVP２において、該試験プログラムが実行さ
れる（CPU１のハードウエア機構の変更）こと
により、CPU１内の当該パイプライン機構に対
するイニシヤライズ（該パイプラインに、何も投
入されていない状態にする）が行われた後、
CPU１に被テスト命令を設定し、CPU１の動作
モードを、例えば、１ステツプモードにして、
CPU１に該被テスト命令を１クロツク宛実行さ
せる。（ステツプ２１，２２参照）。

この後、CPU１が該被テスト命令を１ステツ
プモードで実行した結果を見る為に、スキヤンア
ウトを行い、該試験結果の確認を行う。

上記の試験を、例えば、複数の被テスト命令に
ついて行い、そのテスト結果によつて、当該パイ
プライン機構の障害箇所の同定を行う。（ステツ
プ２３，２４参照）該パイプライン機構に対する一連のテストが終
了すると、該CPU１の動作モードをノーマルモ
ード（CPU１のハードウエア機構の復元）にし
て、制御をCPU１に戻すことにより、一連の診
断処理が終了する。（ステツプ２５参照）〔発明が解決しようとする問題点〕従つて、従来方式においては、CPU１側にお
いて、試験の都度保守命令を発行する必要があ
り、CPU１側での試験プログラムの構成が複雑
になると云う問題があつた。

又、SVP２側においても、該CPU１が発行す
る上記保守命令によつて起動される試験プログラ
ムを設ける必要があり、CPU１のパイプライン
機構を試験するのに、CPU１側と、CPU２側の
両方において、試験プログラムを用意しなければ
ならないと云う問題があつた。

本発明は上述従来の欠点に鑑み、CPU内のパ
イプライン機構を段階的なテスト命令列で試験す
ることにより、該パイプライン機構の正常性の確
認を効率的に行う方法を提供することを目的とす
るものである。

〔問題点を解決する為の手段〕

第１図は本発明の概念を説明する図である。

本発明においては、CPU２のパイプライン機
構を試験するのに、一般の被疑命令のみのテスト
命令列と、逐次化命令と複数個の被疑命令とを
交互に組み合わせたテスト命令列〜とを主記
憶装置（MS）上に用意し、該主記憶装置（MS）
から読み出した、上記テスト命令列をパイプラ
インに投入した時の処理結果と、テスト命令列
〜を順次同じパイプラインに投入した時の処理
結果とを収集して比較するように構成する。

〔作用〕

即ち、本発明によれば、パイプライン方式で処
理され、逐次化命令の処理機構を備えた情報処理
装置において、一般命令のみのテスト命令列と、
逐次化命令を含むテスト命令列とを主記憶装置
（MS）上に用意し、該主記憶装置（MS）から読
み出した一般命令のみのテスト命令列をパイプ
ラインに投入して得られた処理結果と、逐次化命
令と、一般命令とを交互に並べたテスト命令列
〜を同じパイプラインに投入して得られた処理
結果とを比較することにより、該パイプライン機
構の障害箇所を同定するようにしたものであるの
で、(1)段階的なテスト命令列〜を選択するこ
とにより、パイプラインをステージ単位に試験す
ることができる。(2)CPU側で保守命令を使用し
なくても良く、試験プログラムの構成が簡単にな
る。(3)処理速度の遅いSVPを使用する必要がな
いので、試験時間が短縮される等の効果がある。

〔実施例〕

以下本発明の実施例を図面によつて詳述する。

第２図は本発明の一実施例を示した図であつ
て、ａはブロツク構成を模式的に示し、ｂは動作
を流れ図で示した図であり、第３図はパイプライ
ン機構の構成を示した図である。

本実施例におけるパイプライン機構１ａは、第
３図に示したように、ステージ１〜ステージ５迄
の５段構成とする。

又、逐次化命令は、当該命令がパイプラインに
投入され、その第１ステージにおいて、逐次化命
令であることが認識されると、既に該パイプライ
ンに投入されている命令をはきだすと共に、次に
該パイプラインに入つてくる命令を抑止し、上記
はきだしが完了すると、次の命令が該パイプライ
ン機構に入つてくることを許容し、以降は一般命
令（但し、無操作命令）のように該パイプライン
機構を通過するように機能する。

以下、第１図を参照しながら第２図、第３図に
よつて本発明によるパイプライン機構の試験方法
を説明する。先ず、第２図において、ステツプ１０：前述のように、本実施例で示し
たパイプライン１ａは５段構成であるので、逐次
化命令を含まないテスト命令として、例えば、５
命令（命令１〜命令５）からなるテスト命令列
を主記憶装置（MS）３上に作成する。

若し、ｎ段のパイプライン機構が対象であれ
ば、ｎ命令が必要となる。

ステツプ１１：次に、第３図で示したパイプラ
イン機構１ａ内のレジスタ、メモリ等に被演算デ
ータを設定し、上記命令列の実行できる環境を作
る。

ステツプ１２，１３：ステツプ１０で作成し
た、逐次化命令を含まないテスト命令列を、主
記憶装置（MS）３から読み出し、パイプライン
１ａに逐次投入して実行し、その実行結果（レジ
スタ、メモリの内容）を収集して期待値とする。

ステツプ１４：ステツプ１０で作成した逐次化
命令を含まないテスト命令列の各命令の間に逐
次化命令を設定し、第１図〜で示した逐次化
命令を含むテスト命令列群を主記憶装置（MS）
３上に作成する。

第１図のテスト命令列群〜において、は
第２，３図のパイプライン機構１ａに１命令（命
令１、……、命令５）宛通過させるテスト命令列
である。

は該パイプライン機構１ａに、２つの命令
（命令１、２、或いは命令３、４等）を同時に通
過させるテスト命令列である。

同じようにして、〜で示したテスト命令列
は、該パイプライン機構１ａに、逐次化命令の間
に挾まれている命令のみを通過させるテスト命令
列である。

このように、本発明において使用されるテスト
命令列は、それぞれにおいて、パイプライン機構
１ａに一度に投入される命令の数を段階的にした
所に特徴がある。

ステツプ１５：ステツプ１１で設定したよう
に、該パイプライン機構１ａ内のレジスタ、メモ
リ等に、被演算データを設定し、上記命令列の実
行できる環境を作る。

ステツプ１６，１７，１８：ステツプ１４で作
成したテスト命令列〜を、主記憶装置
（MS）３から読み出し、上記パイプライン１ａ
に順次投入して実行し、そのの実行結果（レジス
タ、メモリ等）を収集して、ステツプ１３で収集
した逐次化命令を含まない時の実行結果（期待
値）と、該逐次化命令を含んだ時の実行結果とを
比較する。

この処理を、第１図で示したテスト命令列〜
について行い、正常に終了したかどうかを確認
する。

若し、エラーが検出された時には、何回目（即
ち、〜の何れのテスト命令列の時）にエラー
が検出されたかによつて、パイプライン機構１ａ
のどのステージでのエラーかを知ることができ
る。

例えば、第３図のパイプライン機構１ａにおい
て、ステージ３に障害があつたとすると、第１図
のテスト命令列〜は、図示の如く、それぞれ
のテスト命令列において、一度に該パイプライン
機構を流れる命令の数が異なるように構成されて
いるので、障害ステージの位置と、上記命令列の
組み合わせによつて、例えば、レジスタコンフリ
クト等が発生して、エラーとなる命令列と、エラ
ーにならない命令列が存在することになる。

従つて、第１図の〜のようなテスト命令列
を試験対象であるパイプライン１ａの各ステージ
に対応して多数設けて、それぞれを当該パイプラ
イン機構に流し、何れの命令列でエラーになつた
かを解析することによつて、障害ステージが検知
できることになる。

即ち、本発明は、パイプライン１ａのあるステ
ージが障害になつている時、該パイプライン１ａ
に１命令宛が流れる時にはエラーとはならない
が、複数個の命令列が一度に流れると、命令の相
互関係によつてエラーとなることがあることに着
目した試験法と云うことができる。

このように、本発明においては、逐次化命令を
含まないテスト命令列をパイプライン機構に投入
した時の演算結果（期待値）と、逐次化命令と上
記命令列とを組み合わせたテスト命令列の群を作
成し、パイプライン機構に一度に流れる命令の数
を変えるようにして、該パイプライン機構に投入
した時の演算結果とを比較し、どの組み合わせの
時にエラーになつたかによつて、該パイプライン
機構の障害ステージを検知するようにした所に特
徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のパイプ
ライン装置の試験方法は、パイプライン方式で処
理され、逐次化命令の処理機構を備えた情報処理
装置において、一般命令のみのテスト命令列と、
逐次化命令を含むテスト命令列とを主記憶装置
（MS）上に用意し、該主記憶装置（MS）から読
み出した一般命令のみのテスト命令列をパイプ
ラインに投入して得られた処理結果と、逐次化命
令と、一般命令とを交互に並べたテスト命令列
〜を同じパイプラインに投入して得られた処理
結果とを比較することにより、該パイプライン機
構の障害箇所を同定するようにしたものであるの
で、(1)段階的なテスト命令列〜を選択するこ
とにより、パイプラインをステージ単位に試験す
ることができる。(2)CPU側で保守命令を使用し
なくても良く、試験プログラムの構成が簡単にな
る。(3)処理速度の遅いSVPを使用する必要がな
いので、試験時間が短縮される等の効果がある。

【図面の簡単な説明】

第１図は本発明の概念を説明する図、第２図は
本発明の一実施例を示した図、第３図はパイプラ
イン機構の構成を示した図、第４図は従来のパイ
プライン機構の試験方法を説明する図、である。図面において、１は中央処理装置（CPU）、１
ａはパイプライン、又はパイプライン機構、２は
サービスプロセツサ（SVP）、３は主記憶装置
（MS）、１０〜１８，２０〜２５はそれぞれ処理
ステツプ、〜はテスト命令列、をそれぞれ示
す。

Claims

【特許請求の範囲】１パイプライン方式で処理され、逐次化命令の
処理機構を備えた情報処理装置において、一般命令のみのテスト命令列と、該一般命令
と逐次化命令とを混在させたテスト命令列〜
とを主記憶装置（MS）３上に設定し、上記主記憶装置（MS）３から読み取つた該テ
スト命令列〜を順次、上記パイプライン１ａ
に投入して、該一般命令のみのテスト命令列の
処理結果と、逐次化命令を含むテスト命令列〜
を実行して、該逐次化命令により該パイプライ
ン動作を一旦停止させた後、該複数個の一般命令
を実行した時の処理結果とを比較するようにした
ことを特徴とするパイプライン機構の試験方法。