JPH0214817B2 - - Google Patents
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- Publication number
- JPH0214817B2 JPH0214817B2 JP60184824A JP18482485A JPH0214817B2 JP H0214817 B2 JPH0214817 B2 JP H0214817B2 JP 60184824 A JP60184824 A JP 60184824A JP 18482485 A JP18482485 A JP 18482485A JP H0214817 B2 JPH0214817 B2 JP H0214817B2
- Authority
- JP
- Japan
- Prior art keywords
- code
- circuit
- matrix
- encoding
- syndrome
- Prior art date
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- Expired - Lifetime
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- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、情報記憶装置等における符号・復号
化処理装置に関する。
化処理装置に関する。
従来の技術
従来、この種の装置においては、第３図に示す
ように、情報コードが入力される入力端子１と、
この入力端子１に入力された情報コードから検査
コードを生成する除算回路２と、この除算回路２
の出力線３から出力される検査コードと前記入力
端子１から入力される情報コードと切り換えてそ
の出力線６から符号化コードを出力するセレクタ
５と、エンコード制御回路４とで符号化回路Ａを
構成し、情報コードに検査コードを付加すること
によつて符号化処理が行なわれている一方、符号
化コードが入力される入力端子７と、この入力端
子７に入力された符号化コードからシンドローム
を計算する計算回路８と、この計算回路８の出力
線９から出力されるシンドロームと前記符号化コ
ードとから訂正処理を行なつてその出力線１２か
ら情報コードを出力する訂正回路１１と、デコー
ド制御回路１０とで復号化回路Ｂを構成し、復号
化処理が行なわれていた。
ように、情報コードが入力される入力端子１と、
この入力端子１に入力された情報コードから検査
コードを生成する除算回路２と、この除算回路２
の出力線３から出力される検査コードと前記入力
端子１から入力される情報コードと切り換えてそ
の出力線６から符号化コードを出力するセレクタ
５と、エンコード制御回路４とで符号化回路Ａを
構成し、情報コードに検査コードを付加すること
によつて符号化処理が行なわれている一方、符号
化コードが入力される入力端子７と、この入力端
子７に入力された符号化コードからシンドローム
を計算する計算回路８と、この計算回路８の出力
線９から出力されるシンドロームと前記符号化コ
ードとから訂正処理を行なつてその出力線１２か
ら情報コードを出力する訂正回路１１と、デコー
ド制御回路１０とで復号化回路Ｂを構成し、復号
化処理が行なわれていた。
発明が解決しようとする問題点
しかしながら、上述した従来装置の構成によれ
ば、符号化処理と復号化処理とが別々の回路構成
で行なわれていることから、両回路において別々
の制御が必要となり、また検査コード生成のため
に除算回路を用いていることから、構成ビツト数
の多いシンボルを扱う符号語においては、除算回
路及びシンドローム計算回路の回路規模が膨大に
なるという問題があつた。
ば、符号化処理と復号化処理とが別々の回路構成
で行なわれていることから、両回路において別々
の制御が必要となり、また検査コード生成のため
に除算回路を用いていることから、構成ビツト数
の多いシンボルを扱う符号語においては、除算回
路及びシンドローム計算回路の回路規模が膨大に
なるという問題があつた。
本発明は、上述の問題点に鑑みなされたもの
で、回路規模が膨大になることのないようにした
符号・復号化処理装置を提供することを目的とし
たものである。
で、回路規模が膨大になることのないようにした
符号・復号化処理装置を提供することを目的とし
たものである。
問題点を解決するための手段
上述の問題点を解決するために、本発明は、生
成行列（Ｇ−Matrix）と検査行列（Ｈ−
Matrix）のテーブルを読出し専用メモリ
（ROM）にもち、同一回路において符号化及び
シンドローム計算を行なうという構成を備えたも
のである。
成行列（Ｇ−Matrix）と検査行列（Ｈ−
Matrix）のテーブルを読出し専用メモリ
（ROM）にもち、同一回路において符号化及び
シンドローム計算を行なうという構成を備えたも
のである。
作 用
すなわち、本発明は、上述の構成によつて、符
号・復号化処理を１つの回路にまとめ上げること
ができることから、回路規模を大幅に削減するこ
とが可能になる。
号・復号化処理を１つの回路にまとめ上げること
ができることから、回路規模を大幅に削減するこ
とが可能になる。
実施例
以下、本発明を第１図及び第２図に示す一実施
例に基づいて説明する。
例に基づいて説明する。
第１図は本発明に係る符号・復号化処理装置の
概略構成を示し、図中２１は情報コードまたは符
号化コードの入力端子、２２はエンコード及びシ
ンドローム計算を行なう回路、２３は生成行列及
び検査行列のテーブルが格納されたROM、２４
は検査コード及びシンドロームの出力線、２５は
符号化時に情報コードと検査コードとを切り換え
て出力するセレクタ、２６はセレクタ２５からの
符号化コードの出力端子、２７は制御回路、２８
は復号化時に訂正動作を行なう回路、２９は情報
コードの出力端子である。
概略構成を示し、図中２１は情報コードまたは符
号化コードの入力端子、２２はエンコード及びシ
ンドローム計算を行なう回路、２３は生成行列及
び検査行列のテーブルが格納されたROM、２４
は検査コード及びシンドロームの出力線、２５は
符号化時に情報コードと検査コードとを切り換え
て出力するセレクタ、２６はセレクタ２５からの
符号化コードの出力端子、２７は制御回路、２８
は復号化時に訂正動作を行なう回路、２９は情報
コードの出力端子である。
以上のように構成された符号・復号化処理装置
について、以下その動作を説明する。まず、符号
化時に、情報コードが入力端子２１に入力される
と、エンコード回路２２によつてROM２３に格
納されている生成行列（Ｇ−Matrix）と情報コ
ードの行列積演算が行なわれ、検査コードが生成
されて出力線２４から出力されるとともに、制御
回路２７によつてセレクタ２５が切り換えられ、
情報コードに続いて検査コードが符号化コードと
して出力端子２６から出力される。一方、復号化
時に、入力端子２１に符号化コードが入力される
と、シンドローム計算回路２２によつてROM２
３に格納されている検査行列（Ｈ−Matrix）と
符号化コードの行列積演算が行なわれ、シンドロ
ームが生成されて制御回路２７によつて制御され
た訂正回路２８によつて情報コードが出力端子２
９から出力されるようになつているものである。
について、以下その動作を説明する。まず、符号
化時に、情報コードが入力端子２１に入力される
と、エンコード回路２２によつてROM２３に格
納されている生成行列（Ｇ−Matrix）と情報コ
ードの行列積演算が行なわれ、検査コードが生成
されて出力線２４から出力されるとともに、制御
回路２７によつてセレクタ２５が切り換えられ、
情報コードに続いて検査コードが符号化コードと
して出力端子２６から出力される。一方、復号化
時に、入力端子２１に符号化コードが入力される
と、シンドローム計算回路２２によつてROM２
３に格納されている検査行列（Ｈ−Matrix）と
符号化コードの行列積演算が行なわれ、シンドロ
ームが生成されて制御回路２７によつて制御され
た訂正回路２８によつて情報コードが出力端子２
９から出力されるようになつているものである。
上述のとおり、エンコード及びシンドローム計
算回路２２は、行列の積演算行なうもので、検査
コードあるいはシンドロームを４シンボル生成す
る例の概略構成を第２図に示す。すなわち、第２
図に示すように、入力端子３１に情報コードまた
は符号化コードが入力され、生成行列（Ｇ−
Matrix）または検査行列（Ｈ−Matrix）の各要
素が入力端子３２に入力されると、乗算回路３３
によつてそれらの積が積項出力線３４に出力され
る。また、ラツチ３７〜４０は、それまでの演算
結果が順次４シンボル毎に格納されており、その
出力がセレクタ４１を通り加算回路３５によつて
出力線３４に出力される次の積項を加算し、出力
線３６に順次シンボルを出力してその結果が再び
ラツチ３７〜４０に順次格納されて行き、出力端
子４２に検査コードまたはシンドロームを出力す
ることにより行列の積演算が行なわれるものであ
る。
算回路２２は、行列の積演算行なうもので、検査
コードあるいはシンドロームを４シンボル生成す
る例の概略構成を第２図に示す。すなわち、第２
図に示すように、入力端子３１に情報コードまた
は符号化コードが入力され、生成行列（Ｇ−
Matrix）または検査行列（Ｈ−Matrix）の各要
素が入力端子３２に入力されると、乗算回路３３
によつてそれらの積が積項出力線３４に出力され
る。また、ラツチ３７〜４０は、それまでの演算
結果が順次４シンボル毎に格納されており、その
出力がセレクタ４１を通り加算回路３５によつて
出力線３４に出力される次の積項を加算し、出力
線３６に順次シンボルを出力してその結果が再び
ラツチ３７〜４０に順次格納されて行き、出力端
子４２に検査コードまたはシンドロームを出力す
ることにより行列の積演算が行なわれるものであ
る。
発明の効果
以上の説明から明らかなように、本発明は、生
成行列と検査行列のテーブルをROMにもち、同
一回路において符号化及びシンドローム計算を行
ない得るようにすることによつて、符号・復号化
処理を１つの回路にまとめ上げてなることから、
回路規模を大幅に削減できるという効果を有する
ものである。
成行列と検査行列のテーブルをROMにもち、同
一回路において符号化及びシンドローム計算を行
ない得るようにすることによつて、符号・復号化
処理を１つの回路にまとめ上げてなることから、
回路規模を大幅に削減できるという効果を有する
ものである。
第１図は本発明に係る符号・復号化処理方法を
用いた一実施例の概略的回路構成図、第２図は同
じくエンコード及びシンドローム計算回路の要部
概略構成図、第３図は従来の符号・復号化処理装
置の概略的回路構成図である。 ２１……情報コードまたは符号化コードの入力
端子、２２……エンコード及びシンドローム計算
回路、２３……生成行列及び検査行列テーブル
ROM、２４……検査コード及びシンドローム出
力線、２５……セレクタ、２６……符号化コード
出力端子、２７……制御回路、２８……訂正回
路、２９……情報コード出力端子、３１……情報
コードまたは符号化コード入力端子、３２……生
成行列及び検査行列要素入力端子、３３……乗算
回路、３４……出力線、３５……加算回路、３６
……順次シンボル出力線、３７〜４０……ラツ
チ、４１……セレクタ、４２……検査コードまた
はシンドローム出力端子。
用いた一実施例の概略的回路構成図、第２図は同
じくエンコード及びシンドローム計算回路の要部
概略構成図、第３図は従来の符号・復号化処理装
置の概略的回路構成図である。 ２１……情報コードまたは符号化コードの入力
端子、２２……エンコード及びシンドローム計算
回路、２３……生成行列及び検査行列テーブル
ROM、２４……検査コード及びシンドローム出
力線、２５……セレクタ、２６……符号化コード
出力端子、２７……制御回路、２８……訂正回
路、２９……情報コード出力端子、３１……情報
コードまたは符号化コード入力端子、３２……生
成行列及び検査行列要素入力端子、３３……乗算
回路、３４……出力線、３５……加算回路、３６
……順次シンボル出力線、３７〜４０……ラツ
チ、４１……セレクタ、４２……検査コードまた
はシンドローム出力端子。
Claims (1)
- １ 情報コードあるいは符号化コードを択一的に
選択入力する入力手段と、この入力手段より入力
された情報コードあるいは符号化コードと生成行
列あるいは検査行列との積演算を行ない、検査コ
ードあるいはシンドロームの計算を行なう演算手
段と、前記生成行列および検査行列を記憶する記
憶手段と、前記情報コードと前記演算回路から出
力される検査コードとを切り替える切替手段と、
前記演算回路から出力されるシンドロームに基づ
き前記符号化コードの訂正処理を行なう訂正手段
とを有する符号・復号化処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18482485A JPS6245224A (ja) | 1985-08-22 | 1985-08-22 | 符号・復号化処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18482485A JPS6245224A (ja) | 1985-08-22 | 1985-08-22 | 符号・復号化処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6245224A JPS6245224A (ja) | 1987-02-27 |
| JPH0214817B2 true JPH0214817B2 (ja) | 1990-04-10 |
Family
ID=16159934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18482485A Granted JPS6245224A (ja) | 1985-08-22 | 1985-08-22 | 符号・復号化処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245224A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147807A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | 誤り訂正回路 |
-
1985
- 1985-08-22 JP JP18482485A patent/JPS6245224A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6245224A (ja) | 1987-02-27 |
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