JPH0215143B2 - - Google Patents
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- JPH0215143B2 JPH0215143B2 JP57228725A JP22872582A JPH0215143B2 JP H0215143 B2 JPH0215143 B2 JP H0215143B2 JP 57228725 A JP57228725 A JP 57228725A JP 22872582 A JP22872582 A JP 22872582A JP H0215143 B2 JPH0215143 B2 JP H0215143B2
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- circuit
- clock
- phase
- switching
- output
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔概要〕
高速のクロツクにより入力データ信号と所定の
位相関係あるクロツクを発生するデイジタル信号
位相制御回路に関し、 切替回路の遅延素子数を減らして切替え切替信
号の遅延時間を縮小し、簡易化したデジタル信号
位相制御回路を提供することを目的とし、 前記制御信号発生回路を、前記入力デイジタル
信号を分周する分周回路と、 該分周回路の出力を前記クロツク切替回路より
出力されるクロツクを保持して該切替信号を出力
するフリツプフロツプ回路と、 該切替信号を基準として前記変換点検出信号を
発生する変換点検出回路により構成してなること
を特徴とするデイジタル信号位相制御回路。
位相関係あるクロツクを発生するデイジタル信号
位相制御回路に関し、 切替回路の遅延素子数を減らして切替え切替信
号の遅延時間を縮小し、簡易化したデジタル信号
位相制御回路を提供することを目的とし、 前記制御信号発生回路を、前記入力デイジタル
信号を分周する分周回路と、 該分周回路の出力を前記クロツク切替回路より
出力されるクロツクを保持して該切替信号を出力
するフリツプフロツプ回路と、 該切替信号を基準として前記変換点検出信号を
発生する変換点検出回路により構成してなること
を特徴とするデイジタル信号位相制御回路。
本発明は高速のクロツクにより入力データ信号
と所定の位相関係にあるクロツクを発生するデイ
ジタル信号位相制御回路に関する。
と所定の位相関係にあるクロツクを発生するデイ
ジタル信号位相制御回路に関する。
PCM端局とデータ端末との間でデータの送受
を行うPCM伝送方式において、PCM端局装置と
データ端末とのインタフエース部に使用されるデ
ジタル信号位相制御回路は、PCM端局装置の主
発信器を基準に、データ端末から送信される入力
データに対して伝送測度ならびに位相の合つたク
ロツクを発生している。
を行うPCM伝送方式において、PCM端局装置と
データ端末とのインタフエース部に使用されるデ
ジタル信号位相制御回路は、PCM端局装置の主
発信器を基準に、データ端末から送信される入力
データに対して伝送測度ならびに位相の合つたク
ロツクを発生している。
このため、入力データのｎ倍の周波数を持つ０
相クロツクおよびπ相クロツクのいずれか一方を
１／ｎ分周回路に入力してクロツクを発生すると
ともに、入力データの変換点（通常立ち上がり
点）で他方のクロツクに切替えて１／2nだけ位
相を進め、位相比較により、発生したクロツクの
位相が入力データより進んでいると判断された場
合は、入力クロツクを１パルス分禁止して１／
2n遅らせるようにして、程入力データに位相の
あつたクロツクを発生している。
相クロツクおよびπ相クロツクのいずれか一方を
１／ｎ分周回路に入力してクロツクを発生すると
ともに、入力データの変換点（通常立ち上がり
点）で他方のクロツクに切替えて１／2nだけ位
相を進め、位相比較により、発生したクロツクの
位相が入力データより進んでいると判断された場
合は、入力クロツクを１パルス分禁止して１／
2n遅らせるようにして、程入力データに位相の
あつたクロツクを発生している。
従つて、１／ｎ分周回路の出力は、入力データ
に対し速やかに±１／2nの範囲内に引き込まれ
るが、切替信号に遅れがあると、０相ならびにπ
相クロツクが高速になるに従い、変換点前後の０
相ならびにπ相クロツクが１／ｎ分周回路で分別
できないようになる。
に対し速やかに±１／2nの範囲内に引き込まれ
るが、切替信号に遅れがあると、０相ならびにπ
相クロツクが高速になるに従い、変換点前後の０
相ならびにπ相クロツクが１／ｎ分周回路で分別
できないようになる。
このため、高速化に対応できる簡易なデジタル
信号位相制御回路が求められている。
信号位相制御回路が求められている。
第１図は従来例のデイジタル信号位相制御回路
を示す。第１図に示す従来のデイジタル信号位相
制御回路は、３個のＤフリツプフロツプ（以下
DFFとする）１，２，４と、４個のアンド回路
３，５，７，９とオア回路６と、否定入力付アン
ド回路１０と、シフトレジスタ１１より位相制御
回路を構成する。そしてシフトレジスタ１１はイ
ンバータ１２とともに分周器を構成している。
を示す。第１図に示す従来のデイジタル信号位相
制御回路は、３個のＤフリツプフロツプ（以下
DFFとする）１，２，４と、４個のアンド回路
３，５，７，９とオア回路６と、否定入力付アン
ド回路１０と、シフトレジスタ１１より位相制御
回路を構成する。そしてシフトレジスタ１１はイ
ンバータ１２とともに分周器を構成している。
シフトレジスタ１１の出力端子Q2から入力デ
ータ中のクロツク成分が同期したクロツクBCが
取出され、またアンド回路５にはクロツクBCの
ｎ倍の周波数であつて０相のクロツクnBC（０相）
が伝達され、アンド回路７にはクロツクBCのｎ
倍の周波数であるπ相のクロツクnBC（π相）が
伝達されている。
ータ中のクロツク成分が同期したクロツクBCが
取出され、またアンド回路５にはクロツクBCの
ｎ倍の周波数であつて０相のクロツクnBC（０相）
が伝達され、アンド回路７にはクロツクBCのｎ
倍の周波数であるπ相のクロツクnBC（π相）が
伝達されている。
最初に、DFF４のＱ端子から「１」が出力し
ているとすると、アンド回路５がオンとなり、第
２図イに示す如く、クロツクnBC（０相）がオア
回路６から入力しているので、アンド回路１０は
オンとなりオア回路６から出力されたクロツク
nBC（０相）がアンド回路１０を経由してライン
１０９に生じ、シフトレジスタ１１には第２図ハ
に示す如きクロツクパルスが印加される。
ているとすると、アンド回路５がオンとなり、第
２図イに示す如く、クロツクnBC（０相）がオア
回路６から入力しているので、アンド回路１０は
オンとなりオア回路６から出力されたクロツク
nBC（０相）がアンド回路１０を経由してライン
１０９に生じ、シフトレジスタ１１には第２図ハ
に示す如きクロツクパルスが印加される。
いま、第２図の時刻T1において、第２図ニに
示す入力データがDFF１のＤ端子に伝達される
と、その後にＴ端子に伝達されるクロツクnBC
（０相）によりDFF１はその出力端子Ｑに「１」
を出力する。DFF２はＤ端子の入力が「０」の
とき端子に「１」を出力しているので、上記
DFF１のＱ端子に「１」が発生された時刻T2の
ときに、アンド回路３は論理「１」を出力する。
この時刻T2におけるアンド回路３の出力「１」
がDFF４のＱ端子に「１」が印加されているの
で、DFF４のＱ端子に「１」が生じ、Ｑ端子に
「０」が生じる。かくして今度はアンド回路７が
オンになり、時刻T3において、クロツクnBC（π
相）がオア回路６から出力される。そしてこのク
ロツクnBC（π相）がインバータ８を経由して
DFF１，２のＴ端子に印加され、DFF２のＱ端
子の出力が「０」となるので、結局アンド回路３
の出力、即ち変換点検出信号は第２図ホに示す如
きものとなる。この変換点検出信号と位相比較す
るシフトレジスタ１１のＱ１端子の出力は、時刻
T3以降にアンド回路９に印加される場合、この
ときもはやアンド回路９の他の入力端子に「０」
が印加されており、結局アンド回路９は「０」を
出力するので、否定入力付アンド回路１０は時刻
T3以降でもオン状態であり、時刻T3においてク
ロツクnBC（π相）を出力してシフトレジスタ１
１に伝達する。
示す入力データがDFF１のＤ端子に伝達される
と、その後にＴ端子に伝達されるクロツクnBC
（０相）によりDFF１はその出力端子Ｑに「１」
を出力する。DFF２はＤ端子の入力が「０」の
とき端子に「１」を出力しているので、上記
DFF１のＱ端子に「１」が発生された時刻T2の
ときに、アンド回路３は論理「１」を出力する。
この時刻T2におけるアンド回路３の出力「１」
がDFF４のＱ端子に「１」が印加されているの
で、DFF４のＱ端子に「１」が生じ、Ｑ端子に
「０」が生じる。かくして今度はアンド回路７が
オンになり、時刻T3において、クロツクnBC（π
相）がオア回路６から出力される。そしてこのク
ロツクnBC（π相）がインバータ８を経由して
DFF１，２のＴ端子に印加され、DFF２のＱ端
子の出力が「０」となるので、結局アンド回路３
の出力、即ち変換点検出信号は第２図ホに示す如
きものとなる。この変換点検出信号と位相比較す
るシフトレジスタ１１のＱ１端子の出力は、時刻
T3以降にアンド回路９に印加される場合、この
ときもはやアンド回路９の他の入力端子に「０」
が印加されており、結局アンド回路９は「０」を
出力するので、否定入力付アンド回路１０は時刻
T3以降でもオン状態であり、時刻T3においてク
ロツクnBC（π相）を出力してシフトレジスタ１
１に伝達する。
換言すれば、時刻T2まではクロツクnBC（０
相）がシフトレジスタ１１に伝達されており、第
２図ニに示す如き入力データがDFF１に伝達さ
れなければ時刻T4においてクロツクnBC（０相）
がシフトレジスタ１１に伝達されるところ、入力
データが伝達されたために、時刻T4より1/2だけ
早い時刻T3にクロツクnBC（π相）がシフトレジ
スタ１１に伝達され、以降このクロツクnBC（π
相）がシフトレジスタ１１に伝達されることにな
る。このクロツクnBC（π相）がシフトレジスタ
１１により分周され、位相制御回路の出力BCと
なる。従つてこの出力BCは、上記の如く入力デ
ータの交換点T1以降nBCの半位相だけ進むよう
に制御のかかつたクロツクとなり、この分だけ入
力データに追従する。この繰り返しによりシフト
レジスタの出力と入力データの位相が同期してく
る。
相）がシフトレジスタ１１に伝達されており、第
２図ニに示す如き入力データがDFF１に伝達さ
れなければ時刻T4においてクロツクnBC（０相）
がシフトレジスタ１１に伝達されるところ、入力
データが伝達されたために、時刻T4より1/2だけ
早い時刻T3にクロツクnBC（π相）がシフトレジ
スタ１１に伝達され、以降このクロツクnBC（π
相）がシフトレジスタ１１に伝達されることにな
る。このクロツクnBC（π相）がシフトレジスタ
１１により分周され、位相制御回路の出力BCと
なる。従つてこの出力BCは、上記の如く入力デ
ータの交換点T1以降nBCの半位相だけ進むよう
に制御のかかつたクロツクとなり、この分だけ入
力データに追従する。この繰り返しによりシフト
レジスタの出力と入力データの位相が同期してく
る。
また、前記同期状態が更に進むと逆にシフトレ
ジスタの出力が位相が進むことになる。本例では
第２図ｂ，ヘに示す如く、シフトレジスタ１１か
ら出力されたQ1端子電圧が時刻T3′で伝達され、
第２図ｂ，ニに示す如く、入力データの変換点が
時刻T2′に生じ、第２図ｂ，ホの如く、変換点検
出信号が時刻T3′で立ち上がつた場合をシフトレ
ジスタの出力の位相が進んでいると判断するよう
構成されている。このような場合には次の如き制
御が行われる。入力データがDFF１に伝達され
時刻T3′においてそのＱ端子に「１」を発生し、
アンド回路３から「１」を発生したとき、アンド
回路９の他の入力端子にはシフトレジスタ１１の
Q1端子より「１」が印加されている。それ故ア
ンド回路９から、第２図ｂ，トに示す如く「１」
が出力し、否定入力付アンド回路１０はこのため
オフ状態となる。それ故、時刻T4′においてシフ
トレジスタ１１に印加されるべきクロツクnBC
（０相）のクロツクパルスは上記アンド回路１０
から発生されず、時刻T6′においてクロツクnBC
（０相）がシフトレジスタ１１に印加され、以下
このクロツクnBC（０相）によりシフトレジスタ
が制御され、位相制御回路の出力BCがQ1端子よ
り発生されることになる。このとき本来ならば時
刻T4′によりシフトレジスタ１１に伝達されるべ
きパルスが、上記の如く時刻T6′においてシフト
レジスタ１１に伝達され、これにもとづき出力
BCが発生されることになるので、nBCの半位相
だけ遅れるように制御されたことになる。次の変
換点ではシフトレジスタの出力するクロツクの位
相が遅れるため第２図ａの如き制御が、更に次に
は第２図ｂの如き制御が行われる。つまり入力デ
ータの位相に±１／2nの範囲で動くことになる。
このｎが大きければ略同期しているものとみなせ
る。
ジスタの出力が位相が進むことになる。本例では
第２図ｂ，ヘに示す如く、シフトレジスタ１１か
ら出力されたQ1端子電圧が時刻T3′で伝達され、
第２図ｂ，ニに示す如く、入力データの変換点が
時刻T2′に生じ、第２図ｂ，ホの如く、変換点検
出信号が時刻T3′で立ち上がつた場合をシフトレ
ジスタの出力の位相が進んでいると判断するよう
構成されている。このような場合には次の如き制
御が行われる。入力データがDFF１に伝達され
時刻T3′においてそのＱ端子に「１」を発生し、
アンド回路３から「１」を発生したとき、アンド
回路９の他の入力端子にはシフトレジスタ１１の
Q1端子より「１」が印加されている。それ故ア
ンド回路９から、第２図ｂ，トに示す如く「１」
が出力し、否定入力付アンド回路１０はこのため
オフ状態となる。それ故、時刻T4′においてシフ
トレジスタ１１に印加されるべきクロツクnBC
（０相）のクロツクパルスは上記アンド回路１０
から発生されず、時刻T6′においてクロツクnBC
（０相）がシフトレジスタ１１に印加され、以下
このクロツクnBC（０相）によりシフトレジスタ
が制御され、位相制御回路の出力BCがQ1端子よ
り発生されることになる。このとき本来ならば時
刻T4′によりシフトレジスタ１１に伝達されるべ
きパルスが、上記の如く時刻T6′においてシフト
レジスタ１１に伝達され、これにもとづき出力
BCが発生されることになるので、nBCの半位相
だけ遅れるように制御されたことになる。次の変
換点ではシフトレジスタの出力するクロツクの位
相が遅れるため第２図ａの如き制御が、更に次に
は第２図ｂの如き制御が行われる。つまり入力デ
ータの位相に±１／2nの範囲で動くことになる。
このｎが大きければ略同期しているものとみなせ
る。
なお、第１図において、アンド回路５，７およ
びオア回路６により切替回路（クロツク切替回
路）Ｋをフリツプフロツプ回路（FF回路）１，
２で変換点検出回路ＳをおよびFF回路４により
制御信号発生回路を、アンド回路９より位相比較
手段をそれぞれ構成する。
びオア回路６により切替回路（クロツク切替回
路）Ｋをフリツプフロツプ回路（FF回路）１，
２で変換点検出回路ＳをおよびFF回路４により
制御信号発生回路を、アンド回路９より位相比較
手段をそれぞれ構成する。
また、否定入力付アンド回路１０は原理的に図
示したもので、実際にはオア回路で実現され、ア
ンド回路９の出力「１」のとき、第３図ハの切替
え期間Ｐが「１」となつて、切替え点１３前後の
０相ならびにπ相クロツクのハイレベルが連続
し、結果として切替え直後のクロツク入力が１個
禁止される。
示したもので、実際にはオア回路で実現され、ア
ンド回路９の出力「１」のとき、第３図ハの切替
え期間Ｐが「１」となつて、切替え点１３前後の
０相ならびにπ相クロツクのハイレベルが連続
し、結果として切替え直後のクロツク入力が１個
禁止される。
以上のごとく、従来のデジタル信号位相制御回
路は、変換点検出回路Ｓにより入力データの変換
点を検出して位相比較のための変換点検出信号を
発生し、この変換点検出信号をFF回路４により
分周して切替信号を発生するとともに、位相比較
によりシフトレジスタ１１より発生するクロツク
の位相を入力データごとに±１／2nずつ位相制
御している。
路は、変換点検出回路Ｓにより入力データの変換
点を検出して位相比較のための変換点検出信号を
発生し、この変換点検出信号をFF回路４により
分周して切替信号を発生するとともに、位相比較
によりシフトレジスタ１１より発生するクロツク
の位相を入力データごとに±１／2nずつ位相制
御している。
以上の回路動作において、切替信号が入力デー
タの立上がりよりも相対的に遅延するために、高
速の０相ならびにπ相クロツクを取り扱うと切替
り点１３におけるパルス幅Ｐ（第３図）が狭くな
り、１／ｎ分周回路が追従できなくなる。この結
果入力データの周波数と出力データの周波数が結
果的に不等になり、本来の位相制御の目的が達成
されないことになる。
タの立上がりよりも相対的に遅延するために、高
速の０相ならびにπ相クロツクを取り扱うと切替
り点１３におけるパルス幅Ｐ（第３図）が狭くな
り、１／ｎ分周回路が追従できなくなる。この結
果入力データの周波数と出力データの周波数が結
果的に不等になり、本来の位相制御の目的が達成
されないことになる。
第３図により主として切替信号の遅延時間と切
り替わり点のクロツクについて説明する。同図の
イ，ロ，ハ，ニは第２図のハ，ニ、を拡大したも
のである。またａ〜ｄは第１図のａ〜ｄ点の波形
を示す。
り替わり点のクロツクについて説明する。同図の
イ，ロ，ハ，ニは第２図のハ，ニ、を拡大したも
のである。またａ〜ｄは第１図のａ〜ｄ点の波形
を示す。
第１図、第３図において、入力データニによつ
て１よつてFF回路１より波形ａが出力し、また
FF回路２により波形ｂが出力し、アンド回路３
より波形ｃが出力する。以上の波形ａ，ｂ，ｃが
出力される動作によつてFF回路（或いは1/2分周
回路とも記す）４より切替回路Ｋを制御する切替
信号ｄが出力される。
て１よつてFF回路１より波形ａが出力し、また
FF回路２により波形ｂが出力し、アンド回路３
より波形ｃが出力する。以上の波形ａ，ｂ，ｃが
出力される動作によつてFF回路（或いは1/2分周
回路とも記す）４より切替回路Ｋを制御する切替
信号ｄが出力される。
この切替信号ｄにより切替回路Ｋよりクロツク
ハが出力される。クロツクハの立上がりに対し波
形ａはt1遅延し、波形ｃはt1＋t2遅延し、切替信
号ｄはt1＋t2＋t3遅延する。この切替信号ｄで切
替回路Ｋを切替えるとき、切替回路Ｋより出力さ
れるクロツクのうち、切替え直前のクロツク幅
Δtはt1＋t2＋t3となり、切替え点１３から時間Ｐ
経過後に切替え後のクロツクが立ち上がる。
ハが出力される。クロツクハの立上がりに対し波
形ａはt1遅延し、波形ｃはt1＋t2遅延し、切替信
号ｄはt1＋t2＋t3遅延する。この切替信号ｄで切
替回路Ｋを切替えるとき、切替回路Ｋより出力さ
れるクロツクのうち、切替え直前のクロツク幅
Δtはt1＋t2＋t3となり、切替え点１３から時間Ｐ
経過後に切替え後のクロツクが立ち上がる。
従つて、切替え時間の遅れ、即ち切替え直前の
クロツク幅がΔtがクロツク周波数に対して大き
いと幅Ｐが狭くなり、１／ｎ分周回路が追従でき
なくなる。この結果入力データの周波数と出力デ
ータの周波数とは等価的に等しくないことにな
り、位相も違つたものとなる欠点を生ずるもので
あつた。
クロツク幅がΔtがクロツク周波数に対して大き
いと幅Ｐが狭くなり、１／ｎ分周回路が追従でき
なくなる。この結果入力データの周波数と出力デ
ータの周波数とは等価的に等しくないことにな
り、位相も違つたものとなる欠点を生ずるもので
あつた。
本発明はかかる従来のデジタル位相制御回路の
欠点に鑑み、切替回路の遅延素子数を減らして切
替え切替信号の遅延時間を縮小し、簡易化したデ
ジタル信号位相制御回路を提供することを目的と
する。
欠点に鑑み、切替回路の遅延素子数を減らして切
替え切替信号の遅延時間を縮小し、簡易化したデ
ジタル信号位相制御回路を提供することを目的と
する。
本発明は前記目的を達成するため、前記制御信
号発生回路を、前記入力デイジタル信号を分周す
る分周回路と、 該分周回路の出力を前記クロツク切替回路より
出力されるクロツクを保持して該切替信号を出力
するフリツプフロツプ回路と、 該切替信号を基準として前記変換点検出信号を
発生する変換点検出回路により構成してなること
を特徴とするデイジタル信号位相制御回路。
号発生回路を、前記入力デイジタル信号を分周す
る分周回路と、 該分周回路の出力を前記クロツク切替回路より
出力されるクロツクを保持して該切替信号を出力
するフリツプフロツプ回路と、 該切替信号を基準として前記変換点検出信号を
発生する変換点検出回路により構成してなること
を特徴とするデイジタル信号位相制御回路。
前記手段により切替回路への制御信号である切
替信号は、一つのFF回路のみを介して切替回路
に入力するため、その遅延回路は前記FF回路の
分のみとなる。従つてクロツクの切替わりに要す
る時間が短縮されることになる。よつて切替え直
前のクロツク幅が広くなり、分周手段が誤動作し
なくなる。
替信号は、一つのFF回路のみを介して切替回路
に入力するため、その遅延回路は前記FF回路の
分のみとなる。従つてクロツクの切替わりに要す
る時間が短縮されることになる。よつて切替え直
前のクロツク幅が広くなり、分周手段が誤動作し
なくなる。
以下、本発明を第４図の実施例、第５図のタイ
ムチヤートに基づいて説明する。
ムチヤートに基づいて説明する。
第４図において、１，２，４〜１２，Ｋは第１
図と同一機能を有する同一部材を示す。
図と同一機能を有する同一部材を示す。
なお、入力デジタル信号を分周する分周回路は
FF回路４に、切替信号を発生するフリツプフロ
ツプはFF回路１に変換点検出回路S′はFF回路
１、FF回路２およびEXOR回路１５に、制御信
号発生回路は変換点検出回路S′およびびFF回路
４にそれぞれ対応する。
FF回路４に、切替信号を発生するフリツプフロ
ツプはFF回路１に変換点検出回路S′はFF回路
１、FF回路２およびEXOR回路１５に、制御信
号発生回路は変換点検出回路S′およびびFF回路
４にそれぞれ対応する。
第４図に示す構成は、第１図の変換点検出回路
Ｓの前段にFF回路を配置したことに相当するも
ので、入力データのFF回路４より1/2に分周され
るクロツクにより、FF回路１で保持して切替信
号Ｑ，＊Ｑ（Ｑの反転出力）端子より出力するた
め、クロツクに対する切替信号の遅れはFF回路
１の遅れ、即ちt1のみとなる。
Ｓの前段にFF回路を配置したことに相当するも
ので、入力データのFF回路４より1/2に分周され
るクロツクにより、FF回路１で保持して切替信
号Ｑ，＊Ｑ（Ｑの反転出力）端子より出力するた
め、クロツクに対する切替信号の遅れはFF回路
１の遅れ、即ちt1のみとなる。
また、FF回路１、FF回路２の出力を排他的論
理和して変換点検出信号を発生しているので切替
信号に対する遅れは極めて小さい。
理和して変換点検出信号を発生しているので切替
信号に対する遅れは極めて小さい。
第４図において、第５図に示す入力データニが
入力される以前は第１図にて説明した如くFF回
路１のＱ端子より第５図ｃに示す波形が出力され
ていて０相のクロツクを切替回路Ｋより出力して
いる。
入力される以前は第１図にて説明した如くFF回
路１のＱ端子より第５図ｃに示す波形が出力され
ていて０相のクロツクを切替回路Ｋより出力して
いる。
次に第５図に示す入力データニがFF回路４の
Ｄ端子に入力され第５図ａに示す如く1/2分周さ
れ、FF回路１のＤ端子に入力され、切替回路の
出力クロツクに従つてＱ端子より第５図ｂに示す
波形及び端子より第５図ｃに示す波形を出力す
る。この波形ｂ，ｃで切替回路Ｋを切替えて第５
図イ入力する示す０相波形のクロツク及び第５図
ロに示すπ相のクロツクを切替回路Ｋにて切替え
て第５図ハに示す波形を出力し、否定入力付アン
ド回路１０を経て１／ｎ分周器１１にて分周され
る。FF回路２より出力される第５図ｄの波形と
FF回路１より出力される第５図ｂの波形とは
EXOR回路１５に入力され、第５図ｅに示す変
換点検出信号を出力する。
Ｄ端子に入力され第５図ａに示す如く1/2分周さ
れ、FF回路１のＤ端子に入力され、切替回路の
出力クロツクに従つてＱ端子より第５図ｂに示す
波形及び端子より第５図ｃに示す波形を出力す
る。この波形ｂ，ｃで切替回路Ｋを切替えて第５
図イ入力する示す０相波形のクロツク及び第５図
ロに示すπ相のクロツクを切替回路Ｋにて切替え
て第５図ハに示す波形を出力し、否定入力付アン
ド回路１０を経て１／ｎ分周器１１にて分周され
る。FF回路２より出力される第５図ｄの波形と
FF回路１より出力される第５図ｂの波形とは
EXOR回路１５に入力され、第５図ｅに示す変
換点検出信号を出力する。
上記波形ｂ，ｃなる切替信号は第５図ハに示し
たクロツクよりt1時間遅延するためクロツクの切
替り点１３は第５図ｆに示す如く遅延時間t1だけ
遅延するのみで前記第３図に示した遅延時間t1＋
t2＋t3＝Δtに対してt2＋t3時間縮小されているこ
れにより、切替期間Ｐが大きくなつて１／ｎ分周
が誤動作することがない。
たクロツクよりt1時間遅延するためクロツクの切
替り点１３は第５図ｆに示す如く遅延時間t1だけ
遅延するのみで前記第３図に示した遅延時間t1＋
t2＋t3＝Δtに対してt2＋t3時間縮小されているこ
れにより、切替期間Ｐが大きくなつて１／ｎ分周
が誤動作することがない。
以上の回路動作により、１／ｎ分周器１１の
Q1、従つてQ2端子より入力データに同期したク
ロツクが得られる。
Q1、従つてQ2端子より入力データに同期したク
ロツクが得られる。
以上説明した如く本発明においては、入力デー
タを1/2分周し、その分周波をクロツク切替回路
から出力されるクロツクによりフリツプフロツプ
回路で保持して切替え信号とするため、遅延時間
はt1のみとなり、従来の切替信号の遅延時間t1＋
t2＋t3に対しt2＋t3時間縮小することができる。
これにより入力データを少ない遅延時間をもつ切
替信号で切替えるため切替点におけるクロツクに
よつて１／ｎ分周器が誤動作することが少ない利
点を有する。
タを1/2分周し、その分周波をクロツク切替回路
から出力されるクロツクによりフリツプフロツプ
回路で保持して切替え信号とするため、遅延時間
はt1のみとなり、従来の切替信号の遅延時間t1＋
t2＋t3に対しt2＋t3時間縮小することができる。
これにより入力データを少ない遅延時間をもつ切
替信号で切替えるため切替点におけるクロツクに
よつて１／ｎ分周器が誤動作することが少ない利
点を有する。
第１図は従来のデジタル位相制御回路、第２図
は第１図の回路のタイムチヤートを示す図、第３
図は第２図のタイムチヤートの拡大図、第４図は
本発明の実施例、第５図はそのタイムチヤートを
示す図である。 図中、１，２，４……FF回路、３，５，７，
９，１０……アンド回路、６……オア回路、８，
１２……インバータ、１１……シフトレジスタ、
１３……クロツクの切替り点、１５……EXOR
回路、Ｋ……クロツク切替回路、Ｓ，S′……変換
点検出回路。
は第１図の回路のタイムチヤートを示す図、第３
図は第２図のタイムチヤートの拡大図、第４図は
本発明の実施例、第５図はそのタイムチヤートを
示す図である。 図中、１，２，４……FF回路、３，５，７，
９，１０……アンド回路、６……オア回路、８，
１２……インバータ、１１……シフトレジスタ、
１３……クロツクの切替り点、１５……EXOR
回路、Ｋ……クロツク切替回路、Ｓ，S′……変換
点検出回路。
Claims (1)
- 【特許請求の範囲】 １ 入力デイジタル信号の整数倍の周波数を持つ
０相クロツク及び同じくそのπ相クロツクのいず
れか一方のクロツクを切替信号に従つて切替え出
力するクロツク切替回路と、該クロツク切替回路
から出力される該クロツクを分周し所定のクロツ
クを発生する分周手段と、該入力デイジタル信号
の変換点を検出し前記クロツク切替回路に切替信
号を送出するとともに変換点検出信号を送出する
制御信号発生回路と、前記変換点検出信号と前記
分周手段の出力とを比較し、該分周手段の出力が
進んでいるときには分周回路への前記クロツクの
入力を禁止せしめる位相比較手段とを具備して入
力デイジタル信号と所定の位相関係にあるクロツ
クを前記分周回路より出力するデイジタル信号位
相制御回路において、 前記制御信号発生回路を、前記入力デイジタル
信号を分周する分周回路４と、 該分周回路４の出力を前記クロツク切替回路Ｋ
より出力されるクロツクで保持して該切替信号
ｂ，ｃを出力するフリツプフロツプ回路１と、 該切替信号ｂ，ｃを基準として前記変換点検出
信号ｅを発生する変換点検出回路２により構成し
てなることを特徴とするデイジタル信号位相制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228725A JPS59126344A (ja) | 1982-12-28 | 1982-12-28 | ディジタル信号位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228725A JPS59126344A (ja) | 1982-12-28 | 1982-12-28 | ディジタル信号位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59126344A JPS59126344A (ja) | 1984-07-20 |
| JPH0215143B2 true JPH0215143B2 (ja) | 1990-04-11 |
Family
ID=16880832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228725A Granted JPS59126344A (ja) | 1982-12-28 | 1982-12-28 | ディジタル信号位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59126344A (ja) |
-
1982
- 1982-12-28 JP JP57228725A patent/JPS59126344A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59126344A (ja) | 1984-07-20 |
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