JPH0218782B2 - - Google Patents
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- JPH0218782B2 JPH0218782B2 JP59189016A JP18901684A JPH0218782B2 JP H0218782 B2 JPH0218782 B2 JP H0218782B2 JP 59189016 A JP59189016 A JP 59189016A JP 18901684 A JP18901684 A JP 18901684A JP H0218782 B2 JPH0218782 B2 JP H0218782B2
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- JP
- Japan
- Prior art keywords
- circuit
- clock
- synchronization
- down counter
- phase
- Prior art date
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- Expired - Lifetime
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデイジタル通信に用いるモデムのクロ
ツク同期回路に関するものである。
ツク同期回路に関するものである。
従来例の構成とその問題点
第１図は従来のクロツク同期回路を用いたデイ
ジタル通信受信機の一例を示している。
ジタル通信受信機の一例を示している。
以下この従来例の動作について第１図とともに
説明する。１のアンテナより入力したデイジタル
変調信号は、無線受信機２により、ベースバンド
信号に変換されて信号処理部１０および微分回路
３へ送られる。微分回路３では受信ベースバンド
信号の波形の変化点を微分し、受信クロツク成分
として、位相比較回路４で分周回路９から出力さ
れる受信再生クロツク信号とそのクロツクの位相
が比較される。そして再生クロツク信号が受信ク
ロツク成分より位相が遅れると、アツプダウンカ
ウンタ５をアツプカウントモードとして動作させ
る。アツプダウンカウンタ５がある値までカウン
トアツプすると、通常４分の１分周回路として動
作している可変分周回路８を３分の１分周にして
再生クロツクの位相を早める動作を行なう。再生
クロツクは可変分周回路８の出力を分周回路９に
て４分の１分周することにより得られる。可変分
周回路８の入力クロツクは発振分周回路７にて、
水晶の発振周波数６を分周して得られている。な
お、発振分周回路７のクロツク周波数は伝送クロ
ツクの16倍に設定されている。
説明する。１のアンテナより入力したデイジタル
変調信号は、無線受信機２により、ベースバンド
信号に変換されて信号処理部１０および微分回路
３へ送られる。微分回路３では受信ベースバンド
信号の波形の変化点を微分し、受信クロツク成分
として、位相比較回路４で分周回路９から出力さ
れる受信再生クロツク信号とそのクロツクの位相
が比較される。そして再生クロツク信号が受信ク
ロツク成分より位相が遅れると、アツプダウンカ
ウンタ５をアツプカウントモードとして動作させ
る。アツプダウンカウンタ５がある値までカウン
トアツプすると、通常４分の１分周回路として動
作している可変分周回路８を３分の１分周にして
再生クロツクの位相を早める動作を行なう。再生
クロツクは可変分周回路８の出力を分周回路９に
て４分の１分周することにより得られる。可変分
周回路８の入力クロツクは発振分周回路７にて、
水晶の発振周波数６を分周して得られている。な
お、発振分周回路７のクロツク周波数は伝送クロ
ツクの16倍に設定されている。
また位相比較回路３の判定の結果、再生クロツ
ク信号が受信クロツク成分より、位相が進むと、
アツプダウンカウンタ５はダウンカウントモード
にて動作し、アツプダウンカウンタ５がある値ま
でダウンカウントすると可変分周回路８は５分の
１分周して再生クロツクの位相が遅れるようにフ
イードバツクがかけられる。信号処理部１０では
無線受信機２出力のベースバンド信を分周回路９
出力の再生クロツク信号にて、検定して受信デー
タを復号し、Ｄ／Ａ変換により音声信号に変換し
て、スピーカ１１に出力している。
ク信号が受信クロツク成分より、位相が進むと、
アツプダウンカウンタ５はダウンカウントモード
にて動作し、アツプダウンカウンタ５がある値ま
でダウンカウントすると可変分周回路８は５分の
１分周して再生クロツクの位相が遅れるようにフ
イードバツクがかけられる。信号処理部１０では
無線受信機２出力のベースバンド信を分周回路９
出力の再生クロツク信号にて、検定して受信デー
タを復号し、Ｄ／Ａ変換により音声信号に変換し
て、スピーカ１１に出力している。
以上説明したデイジタル受信受信機の立上り特
性は、第１図の構成要素３〜９までのデイジタル
PLLの応答特性により決定される。しかしなが
ら、PLL回路の同期引き込みを早くするには、
アツプダウンカウンタ５のカウント数設定を小さ
くして、可変分周回路８へのフイードバツクを数
多く行なうことが必要であり、このために、受信
ベースバンドの波形歪やＳ／Ｎ劣化等に起因する
再生クロツクの位相ジツタが増大して、通常の受
信状態でのデータの受信特性を劣化させてしまう
ことになる。
性は、第１図の構成要素３〜９までのデイジタル
PLLの応答特性により決定される。しかしなが
ら、PLL回路の同期引き込みを早くするには、
アツプダウンカウンタ５のカウント数設定を小さ
くして、可変分周回路８へのフイードバツクを数
多く行なうことが必要であり、このために、受信
ベースバンドの波形歪やＳ／Ｎ劣化等に起因する
再生クロツクの位相ジツタが増大して、通常の受
信状態でのデータの受信特性を劣化させてしまう
ことになる。
従つて、従来の回路ではデータの受信特性を一
定レベルまで確保するために、受信立上り特性を
犠性にして、デイジタルPLLの応答を遅くしな
ければならないという問題点があつた。
定レベルまで確保するために、受信立上り特性を
犠性にして、デイジタルPLLの応答を遅くしな
ければならないという問題点があつた。
また、クロツクの位相同期を早める別の手法と
しては、特開昭57−162526号公報に示されている
ように、入力信号が再生クロツクの位相同期範囲
に無い場合に、カウンタの初期位相を入力信号に
強制的に合わせてプリセツトすることにより、位
相同期を早める手法も知られている。
しては、特開昭57−162526号公報に示されている
ように、入力信号が再生クロツクの位相同期範囲
に無い場合に、カウンタの初期位相を入力信号に
強制的に合わせてプリセツトすることにより、位
相同期を早める手法も知られている。
しかしながらこの方法は、入力信号Ｓ／Ｎが常
に良好であることが保障されている周波数シンセ
サイザー等の位相同期方式としては有効である
が、無線等でのデイジタルデータ伝送のように、
入力信のＳ／Ｎが必ずしも良好でないクロツク同
期回路に適用するには、入力信号の位相ノイズに
含めて、その都度、カウンタの初期位相が変化す
ることになり、弱電界エリアでの再生クロツクの
位相ジツタを増大させデータの受信率を低下させ
るという問題がある。
に良好であることが保障されている周波数シンセ
サイザー等の位相同期方式としては有効である
が、無線等でのデイジタルデータ伝送のように、
入力信のＳ／Ｎが必ずしも良好でないクロツク同
期回路に適用するには、入力信号の位相ノイズに
含めて、その都度、カウンタの初期位相が変化す
ることになり、弱電界エリアでの再生クロツクの
位相ジツタを増大させデータの受信率を低下させ
るという問題がある。
発明の目的
本発明は、上記従来例の問題点を除去し、受信
立上り時間を早めるとともに、通常の受信状態で
の受信特性の劣化を生じさせないクロツク同期回
路を提供することを目的とするものである。
立上り時間を早めるとともに、通常の受信状態で
の受信特性の劣化を生じさせないクロツク同期回
路を提供することを目的とするものである。
発明の構成
本発明は、上記目的を達成するために前記デイ
ジタルPLL回路のアツプダウンカウンタの動作
カウント数をクロツク同期の確立の有無により、
変化させることにより、受信立上り特性と、通常
の受信特性とを向上させる効果を得るものであ
る。
ジタルPLL回路のアツプダウンカウンタの動作
カウント数をクロツク同期の確立の有無により、
変化させることにより、受信立上り特性と、通常
の受信特性とを向上させる効果を得るものであ
る。
実施例の説明
以下に本発明の一実施例の構成について図面と
共に説明する。第２図は同期に関係する部分の構
成を示し、１２は受信のベースバンド信号の入力
端子、１３は微分回路、１４は位相比較回路、１
５はカウンタ制御回路、１６は第１のアツプダウ
ンカウンタ、１７は可変分周回路、１８は分周回
路、１９は発振回路、２０は水晶振動子、２１は
ウインド回路、２２はゲート回路、２３は第２の
アツプダウンカウンタ、２４は再生クロツクの出
力端子である。
共に説明する。第２図は同期に関係する部分の構
成を示し、１２は受信のベースバンド信号の入力
端子、１３は微分回路、１４は位相比較回路、１
５はカウンタ制御回路、１６は第１のアツプダウ
ンカウンタ、１７は可変分周回路、１８は分周回
路、１９は発振回路、２０は水晶振動子、２１は
ウインド回路、２２はゲート回路、２３は第２の
アツプダウンカウンタ、２４は再生クロツクの出
力端子である。
次に動作を説明する。入力端子１２からの受信
のベースバンド信号は、１３の微分回路にて、波
形の変化タイミングを抽出されている。この受信
クロツク成分は位相比較回路１４、第１のアツプ
ダウンカウンタ１６、可変分周回路１７、分周回
路１８、発振回路１９、水晶振動子２０からなる
デイジタルPLL回路によつて受信クロツクを再
生している。
のベースバンド信号は、１３の微分回路にて、波
形の変化タイミングを抽出されている。この受信
クロツク成分は位相比較回路１４、第１のアツプ
ダウンカウンタ１６、可変分周回路１７、分周回
路１８、発振回路１９、水晶振動子２０からなる
デイジタルPLL回路によつて受信クロツクを再
生している。
デイジタルPLL回路の動作については第１図
の説明で述べているため、ここでは説明を省略す
る。
の説明で述べているため、ここでは説明を省略す
る。
ウインド回路２１、ゲート回路２２、第２のア
ツプダウンカウンタ２３は、クロツク同期検定回
路を構成している。第３図により、この判定回路
の動作を説明する。同図でａは受信再生クロツ
ク、ｂは受信再生クロツクより作られるウインド
回路の出力波形、ｃは第２図Ｂの微分回路出力で
ある。すなわち、受信クロツクの再生が行なわれ
ると、第３図ｃの微分回路出力の受信クロツク成
分は、ｂのウインド波形のτ1の区間に集中してく
る。逆に受信クロツク同期が確立していない場合
は、ａとｃの位相がシフトしており、その結果ｂ
のτ1の区間にはｃの受信クロツク成分は集中しな
い。このことから、第２図において分周回路１８
の出力の再生クロツクを入力するとするウインド
回路２１の出力を第２のアツプダウンカウンタ２
３のアツプダウン設定信号として、また、微分回
路１３の出力信号をゲート回路２２を通して、第
２のアツプダウンカウンタ２３のクロツク入力と
すると、微分回路出力信号がτ1の区間に達したと
き、アツプダウンカウンタは所定のカウント値を
超え、クロツク同期の確立信号をカウント制御回
路１５に出力する。なお、第２のアツプダウンカ
ウンタ２３はキヤリー出力までカウントアツプす
ると、ゲート回路２２へ制御信号を出力して、ク
ロツク入力を停止させるため、クロツク同期の確
立信号は、安定に動作する。
ツプダウンカウンタ２３は、クロツク同期検定回
路を構成している。第３図により、この判定回路
の動作を説明する。同図でａは受信再生クロツ
ク、ｂは受信再生クロツクより作られるウインド
回路の出力波形、ｃは第２図Ｂの微分回路出力で
ある。すなわち、受信クロツクの再生が行なわれ
ると、第３図ｃの微分回路出力の受信クロツク成
分は、ｂのウインド波形のτ1の区間に集中してく
る。逆に受信クロツク同期が確立していない場合
は、ａとｃの位相がシフトしており、その結果ｂ
のτ1の区間にはｃの受信クロツク成分は集中しな
い。このことから、第２図において分周回路１８
の出力の再生クロツクを入力するとするウインド
回路２１の出力を第２のアツプダウンカウンタ２
３のアツプダウン設定信号として、また、微分回
路１３の出力信号をゲート回路２２を通して、第
２のアツプダウンカウンタ２３のクロツク入力と
すると、微分回路出力信号がτ1の区間に達したと
き、アツプダウンカウンタは所定のカウント値を
超え、クロツク同期の確立信号をカウント制御回
路１５に出力する。なお、第２のアツプダウンカ
ウンタ２３はキヤリー出力までカウントアツプす
ると、ゲート回路２２へ制御信号を出力して、ク
ロツク入力を停止させるため、クロツク同期の確
立信号は、安定に動作する。
カウンタ制御回路１５は前記デイジタルPLL
回路のアツプダウンカウンタの動作カウント値を
設定するためのものである。クロツク同期が確立
していない場合は、例えば、動作カウント数とし
て、８を設定し、クロツク同期確立後は例えば動
作カウント数を３２と設定する。これにより、動
作カウント数を固定した場合に比べると、クロツ
ク同期確立時間が４分の１に短縮され、なおか
つ、通常の受信特性は何ら劣化しないという利点
がある。
回路のアツプダウンカウンタの動作カウント値を
設定するためのものである。クロツク同期が確立
していない場合は、例えば、動作カウント数とし
て、８を設定し、クロツク同期確立後は例えば動
作カウント数を３２と設定する。これにより、動
作カウント数を固定した場合に比べると、クロツ
ク同期確立時間が４分の１に短縮され、なおか
つ、通常の受信特性は何ら劣化しないという利点
がある。
なお、第２図のうち、ウインド回路２１、ゲー
ト回路２２、第２のアツプダウンカウンタ２３か
らなるクロツク同期検定回路は、前記に説明した
方式以外、例えば、第３図において、τ2の区間
に、ｃのパルスを一定時間カウントし、そのカウ
ント数によつて、クロツク同期の検定を行なう方
式を用いても、同様の効果があることは明らかで
ある。
ト回路２２、第２のアツプダウンカウンタ２３か
らなるクロツク同期検定回路は、前記に説明した
方式以外、例えば、第３図において、τ2の区間
に、ｃのパルスを一定時間カウントし、そのカウ
ント数によつて、クロツク同期の検定を行なう方
式を用いても、同様の効果があることは明らかで
ある。
発明の効果
以上説明したように本発明によれば、同期検定
に使用するデイジタルPLL回路のアツプダウン
カウンタの動作カウント数をクロツク同期の確立
の有無により変化させるように構成したので、受
信立上り時間が早まりしかも受信特性を劣化させ
ない利点が得られる。即ち、デイジタルPLL回
路のアツプダウンカウンタのカウント数が小さい
ことは、多少の位相ジツタを許容しても、クロツ
クの位相同期を素早く確立させたい目的には有効
であり、かつ一度同期が確立されれば、このカウ
ント数が増加されることにより再生クロツクの位
相ジツタが積分効果により少なくなるため、デー
タの受信性に影響を与えない等同期の状況に適応
した制御が可能なクロツク同期回路を構成できる
効果が得られることになる。
に使用するデイジタルPLL回路のアツプダウン
カウンタの動作カウント数をクロツク同期の確立
の有無により変化させるように構成したので、受
信立上り時間が早まりしかも受信特性を劣化させ
ない利点が得られる。即ち、デイジタルPLL回
路のアツプダウンカウンタのカウント数が小さい
ことは、多少の位相ジツタを許容しても、クロツ
クの位相同期を素早く確立させたい目的には有効
であり、かつ一度同期が確立されれば、このカウ
ント数が増加されることにより再生クロツクの位
相ジツタが積分効果により少なくなるため、デー
タの受信性に影響を与えない等同期の状況に適応
した制御が可能なクロツク同期回路を構成できる
効果が得られることになる。
第１図は従来のクロツク同期回路を用いたデイ
ジタル通信受信機のブロツク図、第２図は本発明
の一実施例におけるクロツク同期回路のブロツク
図、第３図は第２図のクロツク同期検定回路の信
号タイミングを示すタイミング図である。 １２……入力端子、１３……微分回路、１４…
…位相比較回路、１５……カウンタ制御回路、１
６……第１のアツプダウンカウンタ、１７……可
変分周回路、１８……分周回路、１９……発振回
路、２０……水晶振動子、２１……ウインド回
路、２２……ゲート回路、２３……第２のアツプ
ダウンカウンタ、２４……出力端子。
ジタル通信受信機のブロツク図、第２図は本発明
の一実施例におけるクロツク同期回路のブロツク
図、第３図は第２図のクロツク同期検定回路の信
号タイミングを示すタイミング図である。 １２……入力端子、１３……微分回路、１４…
…位相比較回路、１５……カウンタ制御回路、１
６……第１のアツプダウンカウンタ、１７……可
変分周回路、１８……分周回路、１９……発振回
路、２０……水晶振動子、２１……ウインド回
路、２２……ゲート回路、２３……第２のアツプ
ダウンカウンタ、２４……出力端子。
Claims (1)
- １ デイジタル受信信号を微分回路を経由して取
り出し、基準発振周波数を可変分周器により分周
して得られる再生クロツク信号との間で位相を比
較し、第一のアツプダウンカウンタのアツプ或は
ダウンのモード制御を規定し、前記微分回路の出
力を前記第一のアツプダウンカウンタのクロツク
入力とし、カウント数が所定の動作カウント数を
越えると、前記可変分周器の分周数を変化させる
ことにより伝送クロツクの位相同期を行うデイジ
タルPLL回路と、前記微分回路の出力をカウン
トする第二のアツプダウンカウンタを有し前記第
二のアツプダウンカウンタのモード制御を前記再
生クロツクから生成されるゲート信号で行うと共
にカウント数により位相同期の判定を行うクロツ
ク同期検定回路と、前記クロツク同期検定回路の
位相同期判定出力信号により前記第一のアツプダ
ウンカウンタの前記動作カウント数をクロツク同
期の非確立時には小さい数に選び、同期確立時に
は増加するように制御するカウンタ制御回路とを
設けたクロツク同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189016A JPS6166433A (ja) | 1984-09-10 | 1984-09-10 | クロツク同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189016A JPS6166433A (ja) | 1984-09-10 | 1984-09-10 | クロツク同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6166433A JPS6166433A (ja) | 1986-04-05 |
| JPH0218782B2 true JPH0218782B2 (ja) | 1990-04-26 |
Family
ID=16233888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59189016A Granted JPS6166433A (ja) | 1984-09-10 | 1984-09-10 | クロツク同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6166433A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669086U (ja) * | 1993-03-15 | 1994-09-27 | 株式会社土屋機械製作所 | クローラー装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62232219A (ja) * | 1986-04-01 | 1987-10-12 | Sanyo Electric Co Ltd | デジタル位相同期回路 |
| JPS6315530A (ja) * | 1986-07-08 | 1988-01-22 | Sumitomo Electric Ind Ltd | デイジタル位相同期ル−プ |
| FR2614116B1 (fr) * | 1987-04-17 | 1989-07-21 | Centre Nat Etd Spatiales | Dispositif de reference de temps a stabilite sensiblement constante pour la mesure de temps a court et long terme |
| JPH0335617A (ja) * | 1989-06-30 | 1991-02-15 | Fujitsu Ltd | ディジタルｐｌｌ回路 |
-
1984
- 1984-09-10 JP JP59189016A patent/JPS6166433A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669086U (ja) * | 1993-03-15 | 1994-09-27 | 株式会社土屋機械製作所 | クローラー装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6166433A (ja) | 1986-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |