JPH0225265B2 - - Google Patents
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- Publication number
- JPH0225265B2 JPH0225265B2 JP57030286A JP3028682A JPH0225265B2 JP H0225265 B2 JPH0225265 B2 JP H0225265B2 JP 57030286 A JP57030286 A JP 57030286A JP 3028682 A JP3028682 A JP 3028682A JP H0225265 B2 JPH0225265 B2 JP H0225265B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- ground plane
- superconductor layer
- josephson
- inductance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はジヨセフソン接合を有するジヨセフソ
ン集積回路装置に関する。
ン集積回路装置に関する。
(b) 技術の背景
液体ヘリウムに浸すなど極低温環境下で動作す
るジヨセフソン集積回路装置に必要とされる直流
電流は、室温の電源装置から電線を通して供給し
ていた。しかしながら必要とされる電流が数10A
以上もの大きな値である場合には、電源の電気抵
抗から発生する熱が数10W以上となり、液体ヘリ
ウム等の冷媒の蒸発量が大きすぎる。一方、室温
装置から高電圧、低電流の交流を電線を通して供
給する場合には、電線からの発熱は小さくなる
が、極低温環境下で動作する整流装置が必要とな
る。
るジヨセフソン集積回路装置に必要とされる直流
電流は、室温の電源装置から電線を通して供給し
ていた。しかしながら必要とされる電流が数10A
以上もの大きな値である場合には、電源の電気抵
抗から発生する熱が数10W以上となり、液体ヘリ
ウム等の冷媒の蒸発量が大きすぎる。一方、室温
装置から高電圧、低電流の交流を電線を通して供
給する場合には、電線からの発熱は小さくなる
が、極低温環境下で動作する整流装置が必要とな
る。
このような整流装置を第１図に示す。
超伝導変成器１の１次側には交流電源が接続さ
れ、２次側には、４組のジヨセフソン素子列J1〜
J4をブリツジ接続した整流回路２を接続する。１
組のジヨセフソン素子列は、例えばジヨセフソン
素子４個を直列に接続したもので、電圧状態にお
ける抵抗は数Ωの程度である。制御線には共通に
オフセツト電流を流す。４組のオフセツト電流
IC1〜IC4は図に示す方向とする。この整流回路２
に、インダクタンス３とキヤパシタンス４からな
るLC平滑回路を接続し、キヤパシタンス４に並
列に負荷回路５がジヨセフソン論理回路等である
場合、１Ω程度の低インピーダンス負荷となる。
れ、２次側には、４組のジヨセフソン素子列J1〜
J4をブリツジ接続した整流回路２を接続する。１
組のジヨセフソン素子列は、例えばジヨセフソン
素子４個を直列に接続したもので、電圧状態にお
ける抵抗は数Ωの程度である。制御線には共通に
オフセツト電流を流す。４組のオフセツト電流
IC1〜IC4は図に示す方向とする。この整流回路２
に、インダクタンス３とキヤパシタンス４からな
るLC平滑回路を接続し、キヤパシタンス４に並
列に負荷回路５がジヨセフソン論理回路等である
場合、１Ω程度の低インピーダンス負荷となる。
交流の半周期において、第２図ａに示すように
変成器の２次側からブリツジに流れ込む電流の向
きが、ブリツジ上端から下端に向う場合に、J1と
J4の臨界電流値は小さな値であるので、電圧状態
に遷移し、数Ωの抵抗と等価になる。この時J2，
J3は臨界電流が大きな値であるので零電圧状態の
ままである。他の半周期ではブリツジ下端から上
端に向う電流が流れるので、第２図ｂに示すよう
にJ2，J3は電圧状態に遷移し、J1，J4は零電圧状
態である。J1，J4の臨界電流値を零と近似した場
合のブリツジ出力電圧V0（ｔ）は第２図ｃに示す
ように全波整流波形となる。
変成器の２次側からブリツジに流れ込む電流の向
きが、ブリツジ上端から下端に向う場合に、J1と
J4の臨界電流値は小さな値であるので、電圧状態
に遷移し、数Ωの抵抗と等価になる。この時J2，
J3は臨界電流が大きな値であるので零電圧状態の
ままである。他の半周期ではブリツジ下端から上
端に向う電流が流れるので、第２図ｂに示すよう
にJ2，J3は電圧状態に遷移し、J1，J4は零電圧状
態である。J1，J4の臨界電流値を零と近似した場
合のブリツジ出力電圧V0（ｔ）は第２図ｃに示す
ように全波整流波形となる。
平滑回路を通した後のリツプル含有率は0.48／
（4πfs）2LCで与えられる。ここでfsは交流周波数
で、この例では300MHzとする。リツプル含有率
を１％とする場合にLC積は3.3×10-18sec2とな
る。
（4πfs）2LCで与えられる。ここでfsは交流周波数
で、この例では300MHzとする。リツプル含有率
を１％とする場合にLC積は3.3×10-18sec2とな
る。
(c) 従来技術と問題点
この場合に、インダクタンスＬが10000PHと
すると、キヤパシタンスＣは3.3×10-10Fとなる。
従つて、これを集積回路として作ると、インダク
タンスＬは１mm×１mm、キヤパシタンスＣは１mm
×２mm程度の面積となり、平滑回路としては２mm
×２mmの面積を占める。ジヨセフソン集積回路装
置のチツプ寸法が６mm×６mmであると、このチツ
プ全体の面積に占める平滑回路の面積はかなり大
きなものとなり、メモリ回路や論理回路が形成さ
れる面積が小さくなつてしまう欠点があつた。
すると、キヤパシタンスＣは3.3×10-10Fとなる。
従つて、これを集積回路として作ると、インダク
タンスＬは１mm×１mm、キヤパシタンスＣは１mm
×２mm程度の面積となり、平滑回路としては２mm
×２mmの面積を占める。ジヨセフソン集積回路装
置のチツプ寸法が６mm×６mmであると、このチツ
プ全体の面積に占める平滑回路の面積はかなり大
きなものとなり、メモリ回路や論理回路が形成さ
れる面積が小さくなつてしまう欠点があつた。
(d) 本発明の目的
本発明は上記欠点を解決し、メモリ回路や論理
回路など、ジヨセフソン接合を有する回路がチツ
プに占める面積を充分大きくすることができるよ
うにすることを目的とする。
回路など、ジヨセフソン接合を有する回路がチツ
プに占める面積を充分大きくすることができるよ
うにすることを目的とする。
(e) 発明の構成
上記目的を達成するための本発明は、基板と該
基板上に設けられた超伝導体層と、該超伝導体層
上に第１の絶縁物を介して設けられたグランドプ
レーンと、該グランドプレーン上に第２の絶縁物
を介して設けられたジヨセフソン接合を含む回路
を有し、該回路と該超伝導体層とが該グランドプ
レーンおよび該第１、第２の絶縁物に設けられた
窓を介して電気的に接続されてなることを特徴と
する。
基板上に設けられた超伝導体層と、該超伝導体層
上に第１の絶縁物を介して設けられたグランドプ
レーンと、該グランドプレーン上に第２の絶縁物
を介して設けられたジヨセフソン接合を含む回路
を有し、該回路と該超伝導体層とが該グランドプ
レーンおよび該第１、第２の絶縁物に設けられた
窓を介して電気的に接続されてなることを特徴と
する。
(f) 発明の実施例
以下図面を用いて、本発明の一実施例を説明す
る。
る。
第３図は、本発明の一実施例を示す図で、ａは
チツプの上面図、ｂはａのＡ−A′線に沿つた断
面図である。
チツプの上面図、ｂはａのＡ−A′線に沿つた断
面図である。
第３図ａでは第１図の超伝導変成器１、整流回
路２、負荷回路５は簡単のためにブロツクで示し
てある。またインダクタンス３は図示のように蛇
行したパターンで形成されている。
路２、負荷回路５は簡単のためにブロツクで示し
てある。またインダクタンス３は図示のように蛇
行したパターンで形成されている。
インダクタンス３とキヤパシタは窓９を介して
接続されている。
接続されている。
キヤパシタは第３図ｂにて詳細に示されてい
る。シリコンからなる基板８にはニオブ（Nb）
からなる第１のグランドプレーン１０が設けら
れ、蒸着により形成された酸化硅素（SiO）膜１
１を介して超伝導体層１２、例えばPb−In−Au
などの鉛系合金層が設けられている。
る。シリコンからなる基板８にはニオブ（Nb）
からなる第１のグランドプレーン１０が設けら
れ、蒸着により形成された酸化硅素（SiO）膜１
１を介して超伝導体層１２、例えばPb−In−Au
などの鉛系合金層が設けられている。
さらには、SiO膜１３（第１の絶縁膜）を介し
てニオブ（Nb）からなる第２のグランドプレー
ン１４が設けられ、この上にSiO１５（第２の絶
縁膜）を介してインダクタンス３が設けられてい
る。
てニオブ（Nb）からなる第２のグランドプレー
ン１４が設けられ、この上にSiO１５（第２の絶
縁膜）を介してインダクタンス３が設けられてい
る。
これらのSiO膜１３，１５およびグランドプレ
ーン１４には窓９が設けられ、インダクタンス３
は超伝導体層１２と導電体１６を介して接続され
ている。
ーン１４には窓９が設けられ、インダクタンス３
は超伝導体層１２と導電体１６を介して接続され
ている。
このような構造においては、超伝導体層１２と
グランドプレーン１０および１２との間にキヤパ
シタが形成され、しかも上下に形成されたキヤパ
シタは並列接続されている。従つて大きな容量が
得られる。
グランドプレーン１０および１２との間にキヤパ
シタが形成され、しかも上下に形成されたキヤパ
シタは並列接続されている。従つて大きな容量が
得られる。
図から明らかなように、インダクタンス３等の
回路が形成された表面にはキヤパシタはなくこの
回路の下にキヤパシタが形成されているので、た
とえ、キヤパシタの面積が大きくとも、それによ
つて上に形成される回路の面積を小さくする必要
はない。メモリ回路を例にとれば、大容量のメモ
リを構成することができることになる。
回路が形成された表面にはキヤパシタはなくこの
回路の下にキヤパシタが形成されているので、た
とえ、キヤパシタの面積が大きくとも、それによ
つて上に形成される回路の面積を小さくする必要
はない。メモリ回路を例にとれば、大容量のメモ
リを構成することができることになる。
具体的にはSiO膜の厚さを1500Åとして大きさ
を５mm×５mmとした場合に容量Ｃ＝8.3×10-9Fと
なつた。
を５mm×５mmとした場合に容量Ｃ＝8.3×10-9Fと
なつた。
本実施例では第１、第２のグランドプレーンを
用いて並列接続された２つのキヤパシタを構成し
たが、グランドプレーン１０とSiO膜１１をなく
して超伝導体層１２を直接基板８上に設けた構造
としてもよい。
用いて並列接続された２つのキヤパシタを構成し
たが、グランドプレーン１０とSiO膜１１をなく
して超伝導体層１２を直接基板８上に設けた構造
としてもよい。
(g) 発明の効果
以上説明したように、本発明によれば、ジヨセ
フソン接合を有する回路が形成された下の層にキ
ヤパシタを形成したので、上記回路のチツプに占
める面積を大きくすることができ、メモリ容量
や、論理ゲート数の増大を図ることができる。
フソン接合を有する回路が形成された下の層にキ
ヤパシタを形成したので、上記回路のチツプに占
める面積を大きくすることができ、メモリ容量
や、論理ゲート数の増大を図ることができる。
第１図は、本発明に関わる整流装置を示す図、
第２図はその動作を説明する図、第３図は本発明
の一実施例を示す図である。 ２：整流回路、３：インダクタンス、８：基
板、９：窓、１２：超伝導体層、１３：第１の絶
縁膜、１４：グランドプレーン、１５：第２の絶
縁膜、１６：導電体。
第２図はその動作を説明する図、第３図は本発明
の一実施例を示す図である。 ２：整流回路、３：インダクタンス、８：基
板、９：窓、１２：超伝導体層、１３：第１の絶
縁膜、１４：グランドプレーン、１５：第２の絶
縁膜、１６：導電体。
Claims (1)
- １ 基板と該基板上に設けられた超伝導体層と該
超伝導体層上に第１の絶縁物を介して設けられた
グランドプレーンと、該グランドプレーン上に第
２の絶縁物を介して設けられたジヨセフソン接合
を含む回路を有し、該回路と該超伝導体層とが該
グランドプレーンおよび該第１、第２の絶縁物に
設けられた窓を介して電気的に接続されてなるこ
とを特徴とするジヨセフソン集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57030286A JPS58147181A (ja) | 1982-02-26 | 1982-02-26 | ジヨセフソン集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57030286A JPS58147181A (ja) | 1982-02-26 | 1982-02-26 | ジヨセフソン集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58147181A JPS58147181A (ja) | 1983-09-01 |
| JPH0225265B2 true JPH0225265B2 (ja) | 1990-06-01 |
Family
ID=12299470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57030286A Granted JPS58147181A (ja) | 1982-02-26 | 1982-02-26 | ジヨセフソン集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147181A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62232981A (ja) * | 1986-04-02 | 1987-10-13 | Nec Corp | ジヨセフソン接合装置 |
| JPS62237778A (ja) * | 1986-04-08 | 1987-10-17 | Nec Corp | ３次元ジヨセフソン接合装置 |
| US5736749A (en) * | 1996-11-19 | 1998-04-07 | Lucent Technologies Inc. | Integrated circuit device with inductor incorporated therein |
-
1982
- 1982-02-26 JP JP57030286A patent/JPS58147181A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58147181A (ja) | 1983-09-01 |
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