JPH0227854B2 - - Google Patents
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- JPH0227854B2 JPH0227854B2 JP58023202A JP2320283A JPH0227854B2 JP H0227854 B2 JPH0227854 B2 JP H0227854B2 JP 58023202 A JP58023202 A JP 58023202A JP 2320283 A JP2320283 A JP 2320283A JP H0227854 B2 JPH0227854 B2 JP H0227854B2
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- output
- counter
- gate
- outputs
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はバイナリーカウンタのバイナリー出力
が所定の組み合わせになつたことを検出するのに
用いることができるカウンタ装置に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a counter device that can be used to detect that binary outputs of binary counters have become a predetermined combination.
従来例の構成とその問題点
以下、図面を参照しながら従来のカウンタ装置
について説明する。第１図は従来のカウンタ装置
のブロツク図で、単位ステージ１，２，３，４，
５，６は縦続接続されてバイナリ−アツプカウン
タを構成している。端子７，８，９，１０，１
１，１２は各ビツトのプログラム値が印加される
プログラム端子であり、端子１３はクロツク信号
入力端子、端子１４はセツト端子、端子１５はカ
ウント値検出出力端子である。ゲート１６はカウ
ンタのバイナリー出力が所定の組み合わせになつ
たことを検出するNANDゲートであり、検出す
べきバイナリー出力に従つて各単位ステージの出
力がゲート入力として接続されている。Configuration of conventional example and its problems Hereinafter, a conventional counter device will be explained with reference to the drawings. Figure 1 is a block diagram of a conventional counter device, with unit stages 1, 2, 3, 4,
5 and 6 are connected in cascade to form a binary up counter. Terminals 7, 8, 9, 10, 1
1 and 12 are program terminals to which the program values of each bit are applied, terminal 13 is a clock signal input terminal, terminal 14 is a set terminal, and terminal 15 is a count value detection output terminal. The gate 16 is a NAND gate that detects that the binary outputs of the counters have reached a predetermined combination, and the outputs of each unit stage are connected as gate inputs according to the binary outputs to be detected.
以上のように構成された従来のカウンタ装置に
ついて、その動作を以下に説明する。例えばプロ
グラム値が２進数の〔111000〕であつたとする
と、この値からアツプカウントが行なわれ、カウ
ンタの出力が検出する値〔001011〕になつた時点
で検出ゲート１６が出力信号を発生し、検出すべ
きカウント値を検出したことになる。 The operation of the conventional counter device configured as described above will be described below. For example, if the program value is a binary number [111000], an up-count is performed from this value, and when the output of the counter reaches the value to be detected [001011], the detection gate 16 generates an output signal and detects it. This means that the desired count value has been detected.
しかしながら前記のような構成では各単位ステ
ージの出力すべてを用いてカウンタが所定のバイ
ナリー出力になつたことを検出しているので、ゲ
ート１６の入力端子はカウンタの段数だけ必要と
なり、さらにカウンタの各単位ステージと検出ゲ
ートの入力端子を結ぶ配線も同様の本数だけ必要
となる。特に検出すべきバイナリー出力が複数個
ある場合、配線本数は次式
配線本数＝（カウンタの段数）
×（検出するバイナリー出力数）
で表わされる本数必要となり、集積回路において
は問題となる。また、検出ゲートの入力端子が増
加すると、多入力ゲートのみで検出ゲートを構成
することが困難となり、第２図に示すような多段
構成のゲート回路が必要となる。そのため、検出
に必要な素子数が増加するとともに、カウンタの
出力が検出すべきバイナリー出力になつてから検
出ゲートが検出信号を出力するまでの遅延時間も
大きくなる。 However, in the above configuration, all the outputs of each unit stage are used to detect when the counter has reached a predetermined binary output, so the input terminal of the gate 16 is required for the number of stages of the counter, and A similar number of wires are also required to connect the unit stage and the input terminal of the detection gate. In particular, when there are multiple binary outputs to be detected, the number of wires required is expressed by the following formula: Number of wires = (number of counter stages) × (number of binary outputs to be detected), which poses a problem in integrated circuits. Furthermore, as the number of input terminals of the detection gate increases, it becomes difficult to configure the detection gate with only multi-input gates, and a gate circuit with a multistage configuration as shown in FIG. 2 becomes necessary. Therefore, the number of elements required for detection increases, and the delay time from when the output of the counter becomes the binary output to be detected until the detection gate outputs the detection signal also increases.
発明の目的
本発明の目的は、カウンタのバイナリー出力値
をより少ない配線数や素子数で検出することがで
きるカウンタ装置を提供することがある。OBJECTS OF THE INVENTION An object of the present invention is to provide a counter device that can detect a binary output value of a counter with a smaller number of wires and elements.
発明の構成
本発明のカウンタ装置は、セツト機能を有する
フリツプフロツプを単位ステージとして、前記単
位ステージをＮ個（ただし、Ｎ＞２）縦続接続し
てなるバイナリーアツプカウンタと、前記バイナ
リーアツプカウンタの検出すべきバイナリー出力
において、“１”となる単位ステージのすべての
出力が供給され、“０”となるＭ個（ただし、Ｍ
＞１）の単位ステージのうち、最上位段（MSB）
に最も近い側の単位ステージを含むＬ個（ただ
し、１≦Ｌ＜Ｍ）の単位ステージの出力が供給さ
れる検出ゲートとを設け、前記検出ゲートの出力
を前記検出すべきバイナリー出力となるように構
成したものであり、これによつて検出に必要な配
線数や素子数を削減するものである。Structure of the Invention The counter device of the present invention includes a binary up counter formed by connecting a flip-flop having a set function as a unit stage and N unit stages connected in cascade (N>2), and a detection system of the binary up counter. In exponent binary output, all outputs of unit stages that become "1" are supplied, and M outputs that become "0" (however, M
>1) The highest stage (MSB) of the unit stages
and a detection gate to which the outputs of L unit stages (where 1≦L<M) including the unit stage closest to the unit stage are supplied, so that the output of the detection gate becomes the binary output to be detected. This structure reduces the number of wires and elements required for detection.
実施例の説明
以下、本発明の実施例について、図面を参照し
ながら説明する。DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第３図は本発明の一実施例に係るカウンタ装置
のブロツク構成を示すものである。第３図におい
て、単位ステージ１，２，３，４，５，６は縦続
接続されてバイナリーアツプカウンタを構成して
いる。７，８，９，１０，１１，１２は各ビツト
のプログラム値が印加されるプログラム端子であ
り、１３はクロツク信号入力端子、１４はセツト
端子、１５はカウンタ値検出出力端子である。１
６はカウンタのバイナリー出力を検出する
NANDゲートであり、前記NANDゲートの入力
端子には、検出すべきバイナリー値〔001011〕が
出力されるとき「１」となる単位ステージのすべ
ての非反転出力と、０となる単位ステージのうち
MSBの単位ステージの反転出力が接続されてい
る。 FIG. 3 shows a block configuration of a counter device according to an embodiment of the present invention. In FIG. 3, unit stages 1, 2, 3, 4, 5, and 6 are connected in cascade to form a binary up counter. 7, 8, 9, 10, 11, and 12 are program terminals to which the program values of each bit are applied, 13 is a clock signal input terminal, 14 is a set terminal, and 15 is a counter value detection output terminal. 1
6 detects the binary output of the counter
It is a NAND gate, and the input terminal of the NAND gate has all the non-inverting outputs of the unit stages that become "1" when the binary value to be detected [001011] is output, and the outputs of the unit stages that become 0.
The inverted output of the MSB unit stage is connected.
さて、第４図は第３図の回路動作を説明するた
めのタイムチヤートであり、第４図を参照して第
３図の回路動作の説明を行なう。 Now, FIG. 4 is a time chart for explaining the operation of the circuit shown in FIG. 3, and the operation of the circuit shown in FIG. 3 will be explained with reference to FIG.
第４図の１３ａはクロツク信号入力端子１３に
供給されるクロツク信号波形であり、１Ｑ，２
Ｑ，３Ｑ，４Ｑ，５Ｑ，６Ｑはそれぞれ単位ステ
ージ１，２，３，４，５，６の非反転出力であ
る。また、第４図の１４ａはセツト端子１４に供
給されるセツト信号波形であり、１５ａは検出ゲ
ート１５の出力波形である。 13a in FIG. 4 is a clock signal waveform supplied to the clock signal input terminal 13, 1Q, 2
Q, 3Q, 4Q, 5Q, and 6Q are non-inverted outputs of unit stages 1, 2, 3, 4, 5, and 6, respectively. Further, 14a in FIG. 4 is a set signal waveform supplied to the set terminal 14, and 15a is an output waveform of the detection gate 15.
第３図の回路において、時刻t0以前にセツト端
子のレベル１４ａが“Ｈ”で、各単位ステージに
プリセツトデータ〔111000〕がセツトされている
ものとするとNANDゲート１５の出力レベル１
５ａも“Ｈ”となつている。 In the circuit shown in FIG. 3, if the level 14a of the set terminal is "H" before time t0 and preset data [111000] is set in each unit stage, the output level of the NAND gate 15 is 1.
5a is also set to "H".
時刻t0においてセツト信号のレベル１４ａが
“Ｈ”から“Ｌ”に移行すると、バイナリーアツ
プカウンタはクロツク信号１３ａをカウントす
る。 When the level 14a of the set signal changes from "H" to "L" at time t0 , the binary up counter counts the clock signal 13a.
時刻t1においてカウンタのバイナリー出力が
〔001011〕となると、検出ゲート１６の出力レベ
ルは“Ｌ”レベルとなり、検出信号を出力する。
時刻t2においてカウンタのバイナリー出力が
〔001100〕となると検出ゲート１６の出力レベル
は“Ｈ”レベルとなり、検出が終了したことにな
る。前記と同様に検出ゲート１６の出力は出力を
検出しない単位ステージがあるため時刻t3，t5，
t7において“Ｌ”レベルとなり、時刻t4，t6，t8
において“Ｈ”レベルとなる。従つて検出ゲート
１６は４回検出信号を出力することになり、検出
すべきバイナリー出力値以外のバイナリー出力値
においても検出信号を出力している。しかし、バ
イナリーアツプカウンタにデータがプリセツトさ
れた後、検出ゲート１６が最初に検出信号を出力
するのは時刻t1であり、そのときのバイナリーア
ツプカウンタのバイナリー出力は検出すべきバイ
ナリー値になつている。よつて、最初の検出信号
出力がバイナリーアツプカウンタが検出すべきバ
イナリー出力になつたことをあらわしているの
で、前記検出ゲートの出力をもとにシーケンシヤ
ルな動作を行なわせる場合、実用上の弊害は何ら
生じない。 When the binary output of the counter becomes [001011] at time t1 , the output level of the detection gate 16 becomes "L" level and outputs a detection signal.
When the binary output of the counter becomes [001100] at time t2 , the output level of the detection gate 16 becomes "H" level, which means that the detection is completed. Similarly to the above, the output of the detection gate 16 is not detected at times t 3 , t 5 , because there is a unit stage that does not detect the output.
It becomes “L” level at t 7 , and at times t 4 , t 6 , t 8
becomes "H" level. Therefore, the detection gate 16 outputs a detection signal four times, and also outputs a detection signal for binary output values other than the binary output value to be detected. However, after data is preset in the binary up counter, the detection gate 16 first outputs a detection signal at time t1 , and the binary output of the binary up counter at that time becomes the binary value to be detected. There is. Therefore, since the first detection signal output indicates that the binary up counter has become the binary output to be detected, there are no practical problems when performing sequential operations based on the output of the detection gate. Nothing happens.
上記実施例では、検出ゲート１６を論理積ゲー
トとして扱い、入力端子へは検出すべきバイナリ
ー出力のうち“０”となる単位ステージのうち最
もMSB側の単位ステージの反転出力と検出すべ
きバイナリー出力のうちの“１”となる単位ステ
ージの非反転出力のすべてとを供給したが、検出
ゲートを論理和ゲートとし、入力端子へは検出す
べきバイナリー出力のうち“０”となる単位ステ
ージのうち最もMSB側の単位ステージの非反転
出力と検出すべきバイナリー出力のうちの“１”
となる単位ステージの反転出力のすべてとを供給
しても何ら差しつかえない。 In the above embodiment, the detection gate 16 is treated as an AND gate, and the input terminal receives the inverted output of the unit stage closest to MSB among the unit stages that are "0" among the binary outputs to be detected, and the binary output to be detected. However, the detection gate is an OR gate, and the input terminal is supplied with all of the non-inverted outputs of the unit stages that are "1" among the binary outputs to be detected. “1” of the non-inverted output of the unit stage on the most MSB side and the binary output to be detected
There is no problem in supplying all of the inverted outputs of the unit stage.
発明の効果
以上の説明から明らかなように、本発明はセツ
ト機能を有するフリツプフロツプを単位ステージ
として、前記単位ステージをＮ個（Ｎ＞２）縦続
接続してなるバイナリーアツプカウンタと、前記
バイナリーアツプカウンタの検出すべきバイナリ
ー出力において、１となる単位ステージのすべて
の出力が供給され、０となるＭ個（Ｍ＞１）の単
位ステージのうち、MSBに最も近い側の単位ス
テージを含むＬ個（１≦Ｌ＜Ｍ）の単位ステージ
の出力が供給される検出ゲートによつて構成され
ているので、バイナリーアツプカウンタのバイナ
リー出力を検出するのに配線本数が少なく、検出
に必要な素子数が少なくてもよいという優れた効
果が得られる。そして、その効果により、検出す
る時に生じる遅延時間も少なくすることができる
という効果が得られる。Effects of the Invention As is clear from the above description, the present invention provides a binary up counter in which a flip-flop having a set function is used as a unit stage, and N unit stages (N>2) are connected in cascade; In the binary output to be detected, all the outputs of the unit stages that are 1 are supplied, and among the M (M>1) unit stages that are 0, L (including the unit stage closest to the MSB) are supplied. Since it is composed of a detection gate that is supplied with the output of a unit stage where 1≦L<M), the number of wiring is small to detect the binary output of the binary up counter, and the number of elements required for detection is small. Excellent effects can be obtained. As a result, the delay time that occurs during detection can also be reduced.
第１図は従来のカウンタ装置のブロツク構成
図、第２図は第１図の要部具体的回路構成図、第
３図は本発明の一実施例を示すブロツク構成図、
第４図は第３図の回路動作を説明するためのタイ
ムチヤートである。
１〜６…単位ステージ、７〜１２…プログラム
端子、１３…クロツク信号入力端子、１４…セツ
ト端子、１５…検出信号出力端子、１６…検出ゲ
ート。
FIG. 1 is a block configuration diagram of a conventional counter device, FIG. 2 is a specific circuit configuration diagram of the main part of FIG. 1, and FIG. 3 is a block configuration diagram showing an embodiment of the present invention.
FIG. 4 is a time chart for explaining the operation of the circuit shown in FIG. 1-6...Unit stage, 7-12...Program terminal, 13...Clock signal input terminal, 14...Set terminal, 15...Detection signal output terminal, 16...Detection gate.
Claims (1)
ステージとして、前記単位ステージをＮ個（ただ
し、Ｎ＞２）縦続接続してなるバイナリーアツプ
カウンタと、前記バイナリーアツプカウンタの検
出すべきバイナリー出力において、“１”となる
単位ステージのすべての出力が供給され、“０”
となるＭ個（ただし、Ｍ＞１）の単位ステージの
うち、最上位段（MSB）に最も近い側の単位ス
テージを含むＬ個（ただし、１≦Ｌ＜Ｍ）の単位
ステージの出力が供給される検出ゲートとを設
け、前記検出ゲートの出力を前記検出すべきバイ
ナリー出力としたカウンタ装置。 ２ バイナリーアツプカウンタの検出すべきバイ
ナリー出力において、“１”となる単位ステージ
のすべての反転出力が供給され、“０”となる単
位ステージの非反転出力が供給される論理積ゲー
トによつて検出ゲートを構成したことを特徴とす
る特許請求の範囲第１項記載のカウンタ装置。 ３ バイナリーアツプカウンタの検出すべきバイ
ナリー出力において、“１”となる単位ステージ
のすべての非反転出力が供給され、“０”となる
単位ステージの反転出力が供給される論理和ゲー
トによつて検出ゲートを構成したことを特徴とす
る特許請求の範囲第１項記載のカウンタ装置。[Scope of Claims] 1. A binary up counter formed by cascading N unit stages (where N>2) using a flip-flop having a set function as a unit stage, and a binary output to be detected of the binary up counter. , all outputs of the unit stage that are “1” are supplied, and “0”
Outputs from L (1≦L<M) unit stages including the unit stage closest to the most significant stage (MSB) among M (M>1) unit stages are supplied. A counter device comprising: a detection gate, wherein the output of the detection gate is the binary output to be detected. 2 The binary output of the binary up counter to be detected is detected by an AND gate to which all inverted outputs of the unit stage that become "1" are supplied and non-inverted outputs of the unit stage that become "0" are supplied. 2. The counter device according to claim 1, further comprising a gate. 3 The binary output of the binary up counter to be detected is detected by an OR gate to which all non-inverted outputs of the unit stage that become "1" are supplied and the inverted output of the unit stage that becomes "0" is supplied. 2. The counter device according to claim 1, further comprising a gate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023202A JPS59148432A (en) | 1983-02-14 | 1983-02-14 | Counter device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023202A JPS59148432A (en) | 1983-02-14 | 1983-02-14 | Counter device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59148432A JPS59148432A (en) | 1984-08-25 |
| JPH0227854B2 true JPH0227854B2 (en) | 1990-06-20 |
Family
ID=12104078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58023202A Granted JPS59148432A (en) | 1983-02-14 | 1983-02-14 | Counter device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148432A (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5218091B2 (en) * | 1973-10-26 | 1977-05-19 |
-
1983
- 1983-02-14 JP JP58023202A patent/JPS59148432A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59148432A (en) | 1984-08-25 |
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