JPH0417489B2 - - Google Patents
Info
- Publication number
- JPH0417489B2 JPH0417489B2 JP57198110A JP19811082A JPH0417489B2 JP H0417489 B2 JPH0417489 B2 JP H0417489B2 JP 57198110 A JP57198110 A JP 57198110A JP 19811082 A JP19811082 A JP 19811082A JP H0417489 B2 JPH0417489 B2 JP H0417489B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- binary
- outputs
- detected
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はカウンタ装置の中でも、特にバイナリ
ーカウンタのバイナリー出力が所定の組み合わせ
になつたことを検出できるものに関する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a counter device, and particularly to one capable of detecting that the binary outputs of a binary counter have reached a predetermined combination.
従来例の構成とその問題点
従来、この種のカウンタ装置は第１図に示すよ
うに構成されている。１，２，３，４，５，６は
それぞれセツト機能を有するフリツプフロツプ
で、各単位ステージを縦続接続してバイナリーダ
ウンカウンタＡを構成している。７，８，９，１
０，１１，１２は各単位ステージのデータ端子Ｄ
に接続されたプログラム端子で、各ビツトのプロ
グラム値が印加される。１３は最下位ビツト
（LSB）のフリツプフロツプ１のクロツク端子CL
に接続されたクロツク信号入力端子、１４はそれ
ぞれのフリツプフロツプ１〜６のセツト端子Ｓに
接続された共通のセツト信号入力端子、１５はカ
ウント値検出出力端子、１６はカウンタのバイナ
リー出力が所定の組み合わせになつたことを検出
する検出ゲートで、ここではNANDゲートから
成つており、検出すべきバイナリー出力に従つて
各単位ステージの出力がゲート入力に接続され
て、ゲート出力が前記カウンタ値検出出力端子１
５に接続されている。Conventional configuration and problems thereof Conventionally, this type of counter device has been configured as shown in FIG. Reference numerals 1, 2, 3, 4, 5, and 6 are flip-flops each having a set function, and a binary down counter A is constructed by cascading each unit stage. 7, 8, 9, 1
0, 11, 12 are data terminals D of each unit stage
The program value of each bit is applied to the program terminal connected to the bit. 13 is the clock terminal CL of flip-flop 1 for the least significant bit (LSB)
14 is a common set signal input terminal connected to the set terminals S of flip-flops 1 to 6, 15 is a count value detection output terminal, and 16 is a terminal in which the binary outputs of the counters are connected to a predetermined combination. A detection gate for detecting that the counter value has changed, here it consists of a NAND gate, the output of each unit stage is connected to the gate input according to the binary output to be detected, and the gate output is connected to the counter value detection output terminal. 1
5.
以上のように構成された従来のカウンタ装置に
ついてその動作を以下に説明する。例えばプログ
ラム値が２進数でMSB側からLSB側に向つて
〔000111〕であつたとすると、この値からダウン
カウントが行なわれて、検出ゲート１６のゲート
入力を第１図のように設定すると、カウンタの出
力が〔110100〕になつた時点で検出ゲート１６が
出力信号を発生する。 The operation of the conventional counter device configured as described above will be described below. For example, if the program value is a binary number [000111] from the MSB side to the LSB side, then a down count is performed from this value, and if the gate input of the detection gate 16 is set as shown in Figure 1, the counter When the output becomes [110100], the detection gate 16 generates an output signal.
しかしながら、この第１図のような構成では、
各単位ステージの出力の全てを用いて検出ゲート
１６が所定のバイナリー出力になつたことを検出
しているので、検出ゲート１６の入力端子は単位
ステージの数だけ必要となる。同様に、各単位ス
テージと検出ゲート１６と入力端子を結ぶ配線も
同様の本数だけ必要となる。特に検出すべきバイ
ナリー出力が複数個ある場合、配線本数は
配線本数＝（単位ステージの段数）
×（検出するバイナリー出力数）
で表わされる。従つて、数桁の検出を行う場合に
は本数が多く、集積回路においては問題となる。
また、検出ゲート１６の入力端子が増加すると、
第２図のように、多入力ゲートG1のみで前記検
出ゲート１６を構成することが困難となり、ゲー
トG2，G3，G4から成る多段構成のゲート回路が
必要となる。そのため、検出に必要な素子数が増
加すると共に、検出すべきバイナリー出力になつ
てから検出ゲート１６検出信号を出力するまでの
遅延時間も長くなるものである。 However, in the configuration shown in Figure 1,
Since all the outputs of each unit stage are used to detect that the detection gate 16 has reached a predetermined binary output, the number of input terminals of the detection gate 16 is equal to the number of unit stages. Similarly, the same number of wires are required to connect each unit stage, the detection gate 16, and the input terminal. In particular, when there are multiple binary outputs to be detected, the number of wires is expressed as: Number of wires = (number of unit stages) × (number of binary outputs to be detected). Therefore, when detecting several digits, the number of lines is large, which poses a problem in integrated circuits.
Furthermore, when the number of input terminals of the detection gate 16 increases,
As shown in FIG. 2, it is difficult to configure the detection gate 16 using only the multi-input gate G1 , and a multi-stage gate circuit consisting of gates G2 , G3 , and G4 is required. Therefore, the number of elements required for detection increases, and the delay time from when the binary output to be detected until the detection signal from the detection gate 16 is output also increases.
発明の目的
本発明はカウンタのバイナリー出力値をより少
ない配線数や素子数で検出することができるカウ
ンタ装置を提供することを目的とする。OBJECTS OF THE INVENTION An object of the present invention is to provide a counter device that can detect a binary output value of a counter with a smaller number of wires and elements.
発明の構成
本発明のカウンタ装置は、セツト機能を有する
フリツプフロツプを単位ステージとして、この単
位ステージをＮ個（Ｎ＞２）縦続接続してなるバ
イナリーダウンカウンタと、前記バイナリーダウ
ンカウンタの検出すべきバイナリー出力のうちの
“１”となるＭ個（Ｍ＞１）の単位ステージの最
上位ビツトに最も近い単位ステージを含むＬ個
（１≦Ｌ＜Ｍ）の単位ステージの出力ならびに前
記検出すべきバイナリー出力のうちの“０”とな
る単位ステージの出力の全てが入力に接続された
検出ゲートを設け、この検出ゲートの出力を前記
検出すべきバイナリー出力としたことを特徴とす
る。Structure of the Invention The counter device of the present invention comprises a binary down counter formed by connecting a flip-flop having a set function as a unit stage and N units (N>2) of the unit stages connected in cascade, and a binary down counter to be detected by the binary down counter. Outputs of L (1≦L<M) unit stages including the unit stage closest to the most significant bit of the M (M>1) unit stages whose output is “1” and the binary to be detected. The present invention is characterized in that a detection gate is provided in which all of the outputs of the unit stage which are "0" among the outputs are connected to the input, and the output of this detection gate is set as the binary output to be detected.
実施例の説明
以下本発明の一実施例を図面に基づいて説明す
る。なお、第１図と同一のものには同一符号を付
けてその説明を省く。DESCRIPTION OF EMBODIMENTS An embodiment of the present invention will be described below based on the drawings. Components that are the same as those in FIG. 1 are given the same reference numerals and their explanations will be omitted.
第３図と第１図とでは次の点が異なる。第３図
では、検出ゲート１６の入力端子に、例えば検出
すべきバイナリー値がMSB側からLSB側に向つ
て〔110100〕の場合、論理レベル“０”となる単
位ステージの全ての反転出力としてフリツプフロ
ツプ１，２，４の各出力と、論理レベル“１”
となる単位ステージのうちの最も上位ビツトの単
位ステージの非反転出力としてフリツプフロツプ
６の出力Ｑとの合計４本が接続されており、フリ
ツプフロツプ３，５と検出ゲート１６とは接続さ
れていない。 The following points differ between FIG. 3 and FIG. 1. In FIG. 3, when the binary value to be detected is [110100] from the MSB side to the LSB side, a flip-flop is connected to the input terminal of the detection gate 16 as all the inverted outputs of the unit stage whose logic level is "0". Each output of 1, 2, 4 and logic level “1”
A total of four outputs, including the output Q of the flip-flop 6, are connected as the non-inverting output of the most significant bit of the unit stages, and the flip-flops 3 and 5 are not connected to the detection gate 16.
第４図は第３図のタイムチヤートで、１３ａは
クロツク信号入力端子１３に供給されるクロツク
信号、１Ｑ，２Ｑ，３Ｑ，４Ｑ，５Ｑ，６Ｑは各
単位ステージのフリツプフロツプ１〜６の出力Ｑ
の信号、１４ａはセツト信号入力端子１４に供給
されるセツト信号、１５ａは検出ゲート１６の出
力信号である。時刻t0以前にセツト信号入力端子
１４が論理レベル“Ｈ”で、各単位ステージにプ
リセツトデータとしてMSB側からLSB側に向つ
て〔000111〕がセツトされているものとすると、
検出ゲート１６のゲート出力の出力波形１５ａは
論理レベル“Ｈ”となつている。そして、セツト
信号入力端子１４のセツト信号１４ａが論理レベ
ル“Ｈ”から“Ｌ”に反転すると、カウンタはク
ロツク信号をダウンカウントする。時刻t1にカウ
ンタのバイナリー出力が〔110100〕となると、検
出ゲート１６の出力レベルは“Ｌ”レベルとな
り、検出信号を出力する。時刻t2にカウンタのバ
イナリー出力が〔110011〕となると検出ゲート１
６の出力レベルは“Ｈ”レベルに復帰して、検出
が終了したことになる。検出ゲート１６の出力は
出力を検出しない単位ステージがあるため、時刻
t3、t5、t7において同様に“Ｌ”レベルとなり、
時刻t4、t6、t8において“Ｈ”レベルとなる。従
つて、検出ゲート１６は４回検出回路信号を出力
することになり、検出すべきバイナリー出力値以
下のバイナリー出力値においても、検出信号を出
力している。しかし、バイナリーダウンカウンタ
Ａにデータがプリセツトされた後、検出ゲート１
６が最初に検出信号を出力するのは時刻t1であ
り、そのときのバイナリーダウンカウンタＡのバ
イナリー出力は、検出すべきバイナリー値の
〔110100〕になつている。よつて、最初の検出信
号出力がバイナリーダウンカウンタＡが検出すべ
きバイナリー出力になつたことをあらわしている
ので、前記検出ゲート１６の出力をもとにシーケ
ンシヤルな動作をを行なわせることにより、実用
上の弊害は何ら生じない。 FIG. 4 is a time chart of FIG. 3, where 13a is the clock signal supplied to the clock signal input terminal 13, and 1Q, 2Q, 3Q, 4Q, 5Q, and 6Q are the output Qs of flip-flops 1 to 6 of each unit stage.
14a is the set signal supplied to the set signal input terminal 14, and 15a is the output signal of the detection gate 16. Assuming that the set signal input terminal 14 is at the logic level "H" before time t0 , and [000111] is set as preset data in each unit stage from the MSB side to the LSB side.
The output waveform 15a of the gate output of the detection gate 16 is at the logic level "H". Then, when the set signal 14a at the set signal input terminal 14 is inverted from the logic level "H" to "L", the counter counts down the clock signal. When the binary output of the counter becomes [110100] at time t1 , the output level of the detection gate 16 becomes "L" level and outputs a detection signal. When the binary output of the counter becomes [110011] at time t 2 , detection gate 1 is activated.
The output level of No. 6 returns to the "H" level, which means that the detection is completed. The output of the detection gate 16 is time sensitive because there is a unit stage that does not detect the output.
At t 3 , t 5 , and t 7 , it becomes “L” level as well.
It becomes "H" level at times t4 , t6 , and t8 . Therefore, the detection gate 16 outputs the detection circuit signal four times, and outputs the detection signal even for binary output values that are less than the binary output value to be detected. However, after the data is preset in the binary down counter A, the detection gate 1
6 outputs a detection signal for the first time at time t1 , and the binary output of the binary down counter A at that time is [110100], which is the binary value to be detected. Therefore, since the first detection signal output indicates that the binary down counter A has become the binary output to be detected, by performing sequential operation based on the output of the detection gate 16, it is possible to perform a practical operation. None of the above disadvantages will occur.
上記実施例では、検出ゲート１６を論理ゲート
として扱つているので、検出ゲート１６の入力端
子へは、検出すべきバイナリー出力のうちの
“１”となる単位ステージのうちの最もMSB側の
単位ステージの非反転出力と、検出すべきバイナ
リー出力のうちの“０”となる単位ステージの反
転出力を全てとを供給したがこれは検出ゲート１
６を論理和ゲートとし、検出すべきバイナリー出
力のうちの“１”となる単位ステージのうちの最
もMSB側の単位ステージの反転出力と、検出す
べきバイナリー出力のうちの“０”となる単位ス
テージの非反転出力の全てとを供給しても同様で
ある。 In the above embodiment, since the detection gate 16 is treated as a logic gate, the input terminal of the detection gate 16 is connected to the unit stage closest to the MSB among the unit stages whose binary output is "1" to be detected. Detection gate 1
6 is an OR gate, and the inverted output of the unit stage on the most MSB side among the unit stages that becomes "1" among the binary outputs to be detected, and the unit that becomes "0" among the binary outputs to be detected. The same is true even if all of the non-inverted outputs of the stage are supplied.
また上記実施例では、検出すべきバイナリー出
力のうちの“１”となる単位ステージの出力は、
最もMSB側の単位ステージの出力を検出ゲート
１６の入力端子に接続したが、これは最もMSB
側の単位ステージの出力を含むその他の“１”の
単位ステージの出力をＬ個検出ゲート１６に供給
することもできるが、この数Ｌは“１”の単位ス
テージの数をＭ個とした場合、１≦Ｌ＜Ｍであ
る。 Furthermore, in the above embodiment, the output of the unit stage that is "1" among the binary outputs to be detected is:
The output of the unit stage on the most MSB side is connected to the input terminal of the detection gate 16;
It is also possible to supply L outputs of other "1" unit stages including the output of the side unit stage to the detection gate 16, but this number L is when the number of "1" unit stages is M. , 1≦L<M.
発明の効果
以上説明のように本発明のカウンタ装置による
と、次のような効果が得られる。Effects of the Invention As explained above, according to the counter device of the present invention, the following effects can be obtained.
従来のものでは単位ステージの全ての出力と
検出ゲートの入力とを接続する必要があるが、
本発明では検出すべきバイナリー値に応じて全
ての単位ステージの出力でない所定のものだけ
を検出ゲートの入力に接続することにより検出
できるため、配線本数が少なくて済む。 In the conventional method, it is necessary to connect all outputs of the unit stage and the input of the detection gate,
In the present invention, the number of wirings can be reduced because it is possible to detect only the predetermined outputs, not the outputs of all the unit stages, depending on the binary value to be detected by connecting them to the inputs of the detection gates.
また検出ゲートは入力端子数が従来のものに
比べて少なくて済むため、検出に必要な素子数
が少なくて済み、検出する時に生じる遅延時間
も少なくすることができるという効果が得られ
る。 Furthermore, since the detection gate requires fewer input terminals than conventional ones, the number of elements required for detection is reduced, and the delay time that occurs during detection can also be reduced.
第１図は従来のカウンタ装置の構成図、第２図
は第１図の検出ゲートの具体的回路構成図、第３
図は本発明の一実施例の構成図、第４図は第３図
のタイムチヤート図である。
Ａ……バイナリーダウンカウンタ、１〜６……
フリツプフロツプ、７〜１２……プログラム端
子、１３……クロツク信号入力端子、１４……セ
ツト信号入力端子、１５……カウント値検出出力
端子、１６……検出ゲート。
Fig. 1 is a block diagram of a conventional counter device, Fig. 2 is a specific circuit block diagram of the detection gate in Fig. 1, and Fig. 3 is a block diagram of a conventional counter device.
The figure is a block diagram of one embodiment of the present invention, and FIG. 4 is a time chart of FIG. 3. A...Binary down counter, 1 to 6...
Flip-flops, 7 to 12...Program terminal, 13...Clock signal input terminal, 14...Set signal input terminal, 15...Count value detection output terminal, 16...Detection gate.
Claims (1)
ステージとしてこの単位ステージをＮ個（Ｎ＞
２）縦続接続してなるバイナリーダウンカウンタ
と、プリセツト値を最上位ビツトを“０”として
前記バイナリーダウンカウンタにセツトし、最上
位ビツトが“１”である検出すべきバイナリー出
力のうちの“０”となるＭ個の単位ステージの出
力のすべてと、最上位ビツトが“１”である検出
すべきバイナリー出力のうちの“１”となる前記
最上位ビツトを含みＬ個（１≦Ｌ＜（Ｎ−Ｍ））の
“１”となる単位ステージの出力とが入力に接続
された検出ゲートとを設け、前記検出ゲートの出
力を検出すべきバイナリー出力としたカウンタ装
置。 ２ 検出ゲートを論理積ゲートとすると共に、そ
の入力単位に、検出すべきバイナリー出力のうち
の“１”となる単位ステージのうちの所定の非反
転出力と、検出すべきバイナリー出力のうちの
“０”となる単位ステージの反転出力のすべてと
を供給したことを特徴とする特許請求の範囲第１
項記載のカウンタ装置。 ３ 検出ゲートを論理和ゲートとすると共に、そ
の入力単位に、検出すべきバイナリー出力のうち
の“１”となる単位ステージのうちの所定の反転
出力と、検出すべきバイナリー出力のうちの
“０”となる単位ステージの非反転出力のすべて
とを供給したことを特徴とする特許請求の範囲第
１項記載のカウンタ装置。[Claims] 1 A unit stage is a flip-flop having a set function, and N units (N>
2) Binary down counters are connected in cascade, and a preset value is set in the binary down counter with the most significant bit being “0”, and “0” of the binary output to be detected whose most significant bit is “1” is set. ”, and L (1≦L<(1≦L<( A counter device comprising a detection gate whose input is connected to the output of a unit stage which becomes "1" of N-M)), and the output of the detection gate is used as a binary output to be detected. 2. The detection gate is an AND gate, and its input unit is a predetermined non-inverting output of the unit stage which is "1" among the binary outputs to be detected, and "1" among the binary outputs to be detected. Claim 1 characterized in that all of the inverted outputs of the unit stage that become 0'' are supplied.
Counter device described in section. 3 The detection gate is an OR gate, and its input unit is a predetermined inverted output of the unit stage which becomes "1" among the binary outputs to be detected, and "0" among the binary outputs to be detected. 2. The counter device according to claim 1, wherein all of the non-inverted outputs of the unit stage are supplied.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198110A JPS5986924A (en) | 1982-11-10 | 1982-11-10 | Counter device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198110A JPS5986924A (en) | 1982-11-10 | 1982-11-10 | Counter device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5986924A JPS5986924A (en) | 1984-05-19 |
| JPH0417489B2 true JPH0417489B2 (en) | 1992-03-26 |
Family
ID=16385639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57198110A Granted JPS5986924A (en) | 1982-11-10 | 1982-11-10 | Counter device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986924A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11046852B2 (en) | 2019-03-13 | 2021-06-29 | Fujifilm Business Innovation Corp. | Resin molded product and resin composition |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS517852A (en) * | 1974-07-08 | 1976-01-22 | Seiko Instr & Electronics | |
| JPS5461448A (en) * | 1977-10-25 | 1979-05-17 | Matsushita Electric Ind Co Ltd | Digital frequency synthesizer |
-
1982
- 1982-11-10 JP JP57198110A patent/JPS5986924A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11046852B2 (en) | 2019-03-13 | 2021-06-29 | Fujifilm Business Innovation Corp. | Resin molded product and resin composition |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5986924A (en) | 1984-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5454018A (en) | Counter circuit with automatic reset | |
| JPH0417489B2 (en) | ||
| JPH0227854B2 (en) | ||
| CA1187616A (en) | Single chip microcomputer | |
| JPH083514B2 (en) | Counter test equipment | |
| JPS63215212A (en) | Pulse circuit | |
| JPH0225110A (en) | Counter circuit | |
| JP2922963B2 (en) | Sequence controller | |
| JPH0522411B2 (en) | ||
| JPH04101535A (en) | Interface circuit | |
| US5821850A (en) | Method and apparatus for comparing magnitude of data from a plurality of data sources | |
| JPH02181516A (en) | Test circuit for counter | |
| JP3166458B2 (en) | Timer circuit | |
| JPH0422220A (en) | timer circuit | |
| JPS6349853A (en) | Logic simulation processing system | |
| JPH0376314A (en) | Counter test method | |
| JPH05236026A (en) | Digital signal monitor circuit | |
| JPH0779247B2 (en) | Decode circuit | |
| JPS63175784A (en) | Semiconductor integrated circuit device | |
| JPH04287514A (en) | pulse width modulation circuit | |
| JPH0342813B2 (en) | ||
| JPH06105288B2 (en) | Measuring method of logic control circuit | |
| JPH05343986A (en) | Counter circuit | |
| JPH0310130B2 (en) | ||
| JPH0481124A (en) | Count number setting changeover system |