JPH023566B2 - - Google Patents
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- JPH023566B2 JPH023566B2 JP3920081A JP3920081A JPH023566B2 JP H023566 B2 JPH023566 B2 JP H023566B2 JP 3920081 A JP3920081 A JP 3920081A JP 3920081 A JP3920081 A JP 3920081A JP H023566 B2 JPH023566 B2 JP H023566B2
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- memory
- frequency
- circuit
- power supply
- storage section
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
- H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
- H03J5/0254—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being transfered to a D/A converter
- H03J5/0263—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being transfered to a D/A converter the digital values being held in an auxiliary non erasable memory
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Description
【発明の詳細な説明】
本発明はラジオ受信機やテレビ受像機等のデジ
タル・チユーニング・システムを構成するコント
ローラに関するものである。
タル・チユーニング・システムを構成するコント
ローラに関するものである。
第１図にフエーズ・ロツクド・ループ（PLL）
方式のデジタル・チユーニング・システムを用い
たラジオ受信機の一般的構成を示す。アンテナ１
６で受信された信号は高周波増幅部（RF）１で
増幅された後、混合部（MIX）２で電圧制御発
振器（VCO）７からのフエーズ・ロツクド・ル
ープにより制御された局部発振周波数と混合さ
れ、中間周波信号に変換される。この中間周波信
号は中間周波増幅部（IF）３で増幅され、検波
部（DET）４で音声信号に検波された後、低周
波増幅部（AF）５で増幅されてスピーカ６から
音声として取り出される。FMステレオ放送の受
信機にあつては、検波部（DET）４の後に左右
のステレオ分離を行うステレオ復調器（図示せ
ず）が挿入されるのが一般である。
方式のデジタル・チユーニング・システムを用い
たラジオ受信機の一般的構成を示す。アンテナ１
６で受信された信号は高周波増幅部（RF）１で
増幅された後、混合部（MIX）２で電圧制御発
振器（VCO）７からのフエーズ・ロツクド・ル
ープにより制御された局部発振周波数と混合さ
れ、中間周波信号に変換される。この中間周波信
号は中間周波増幅部（IF）３で増幅され、検波
部（DET）４で音声信号に検波された後、低周
波増幅部（AF）５で増幅されてスピーカ６から
音声として取り出される。FMステレオ放送の受
信機にあつては、検波部（DET）４の後に左右
のステレオ分離を行うステレオ復調器（図示せ
ず）が挿入されるのが一般である。
局部発振周波数を決めるフエーズ・ロツクド・
ループは、電圧制御発振器（VCO）７，プリス
ケーラ８，プログラマブル・カウンター（Ｐ・カ
ウンタ）９，位相比較器１１，基準周波数発振器
（Fref）１２，ロー・パス・フイルター（LPF）
１０とプログラマブル・カウンター９の分周比を
決めるコントローラ１３と操作スイツチ１４と付
属回路としての表示器１５からなつている。操作
スイツチ１４によつて希望受信周波数が設定され
ると、コントローラ１３は表示器１５に希望周波
数又は受信チヤンネルさらには放送局名等を表示
するとともに、希望受信周波数に応じた局部発振
周波数が電圧制御発振器７から出力されるように
プログラマブル・カウンター９の分周比を設定す
る。このようにしてフエーズ・ロツクド・ループ
の動作状態が設定される。次に、電圧制御発振器
７からの発信周波数は一旦プリスケーラ８によつ
てプリスケーラの持つ分周比分だけ分周されて周
波数が下げられ、この周波数をプログラマブル・
カウンター９で定められた分周比分だけさらに周
波数が下げられて、位相比較器１１で基準周波数
発振器１２からの基準周波数と位相比較され、そ
の位相比較出力がローパス・フイルター１０で直
流化されて、電圧制御発振器７を構成する可変容
量ダイオード（図示せず）に加えられ、その容量
変化により局部発振周波数を制御している。
ループは、電圧制御発振器（VCO）７，プリス
ケーラ８，プログラマブル・カウンター（Ｐ・カ
ウンタ）９，位相比較器１１，基準周波数発振器
（Fref）１２，ロー・パス・フイルター（LPF）
１０とプログラマブル・カウンター９の分周比を
決めるコントローラ１３と操作スイツチ１４と付
属回路としての表示器１５からなつている。操作
スイツチ１４によつて希望受信周波数が設定され
ると、コントローラ１３は表示器１５に希望周波
数又は受信チヤンネルさらには放送局名等を表示
するとともに、希望受信周波数に応じた局部発振
周波数が電圧制御発振器７から出力されるように
プログラマブル・カウンター９の分周比を設定す
る。このようにしてフエーズ・ロツクド・ループ
の動作状態が設定される。次に、電圧制御発振器
７からの発信周波数は一旦プリスケーラ８によつ
てプリスケーラの持つ分周比分だけ分周されて周
波数が下げられ、この周波数をプログラマブル・
カウンター９で定められた分周比分だけさらに周
波数が下げられて、位相比較器１１で基準周波数
発振器１２からの基準周波数と位相比較され、そ
の位相比較出力がローパス・フイルター１０で直
流化されて、電圧制御発振器７を構成する可変容
量ダイオード（図示せず）に加えられ、その容量
変化により局部発振周波数を制御している。
デジタル・チユーニング・システムでは通常複
数の希望受信周波数を記憶するメモリ機能を持つ
ている。メモリに記憶する方法としては操作スイ
ツチ１４に設けられたスイツチを１回づつ押して
周波数を更新する機能あるいは、前記のスイツチ
をある一定時間以上押し続けると離すまで連続送
りで周波数を更新する機能等を使つて１つづつ希
望周波数に設定してからメモリ内へ書き込む方法
や、０〜９までのテン・キーを使つて希望周波数
を１つづつ設定してからメモリ内へ書き込む方法
によつて達成されている。
数の希望受信周波数を記憶するメモリ機能を持つ
ている。メモリに記憶する方法としては操作スイ
ツチ１４に設けられたスイツチを１回づつ押して
周波数を更新する機能あるいは、前記のスイツチ
をある一定時間以上押し続けると離すまで連続送
りで周波数を更新する機能等を使つて１つづつ希
望周波数に設定してからメモリ内へ書き込む方法
や、０〜９までのテン・キーを使つて希望周波数
を１つづつ設定してからメモリ内へ書き込む方法
によつて達成されている。
以上の様な方法で一旦メモリされた複数の周波
数情報は、ラジオ受信機あるいはテレビ受像機等
では、セツトのメイン電源（動作電源）が切断さ
れている時は、大容量のコンデンサ又は電池等の
保持電源で長時間保持されるように構成されてい
る。複数の周波数情報の記憶には、ランダム・ア
クセス・メモリ（以下、RAMと略す）が使用さ
れのが一般である。
数情報は、ラジオ受信機あるいはテレビ受像機等
では、セツトのメイン電源（動作電源）が切断さ
れている時は、大容量のコンデンサ又は電池等の
保持電源で長時間保持されるように構成されてい
る。複数の周波数情報の記憶には、ランダム・ア
クセス・メモリ（以下、RAMと略す）が使用さ
れのが一般である。
RAMの内容は保持電源の電圧値が一定値に以
下になると破壊されので、かかる状態を検出して
このRAMの内容をメイン電源投入時に初期状態
に設定する停電検出回路が内蔵されている。すな
わち、保持電源供給源にRAMの他に、電位によ
つて出力状態が変化し、その状態が保たれるよう
な判別回路（プリツプ・プロツプ等で構成され
る）が接続される。この判別回路は、保持電源の
電圧がある電位以上であれば、前記のフリツプ・
フロツプの出力状態を例えば０とし、ある電位以
下になると強制的に１となるように構成してあ
る。つまり、フリツプ・フロツプの状態が１にな
ると電源が遮断されたことが判定され、そして周
波数情報が記憶されているRAM内容の状態にか
かわらず、再び受信機の動作電源が投入されたと
きには、そのRAMの内容を初期設定状態にする
機能が働く（以下、これをパワー・オン・クリア
ー機能と呼ぶ）。
下になると破壊されので、かかる状態を検出して
このRAMの内容をメイン電源投入時に初期状態
に設定する停電検出回路が内蔵されている。すな
わち、保持電源供給源にRAMの他に、電位によ
つて出力状態が変化し、その状態が保たれるよう
な判別回路（プリツプ・プロツプ等で構成され
る）が接続される。この判別回路は、保持電源の
電圧がある電位以上であれば、前記のフリツプ・
フロツプの出力状態を例えば０とし、ある電位以
下になると強制的に１となるように構成してあ
る。つまり、フリツプ・フロツプの状態が１にな
ると電源が遮断されたことが判定され、そして周
波数情報が記憶されているRAM内容の状態にか
かわらず、再び受信機の動作電源が投入されたと
きには、そのRAMの内容を初期設定状態にする
機能が働く（以下、これをパワー・オン・クリア
ー機能と呼ぶ）。
パワー・オン・クリアー機能は、ラジオ受信機
であれば受信周波数範囲のうち最低周波数かもし
くは最高周波数が、テレビ受像機であれば１チヤ
ンネル等が呼び出されるようにRAM内を初期設
定状態にするのが一般的である。
であれば受信周波数範囲のうち最低周波数かもし
くは最高周波数が、テレビ受像機であれば１チヤ
ンネル等が呼び出されるようにRAM内を初期設
定状態にするのが一般的である。
今、前記フリツプ・フロツプが１となる電位を
VT1、RAMのデータが変化（破壊）するスレツ
シユホールド電圧をVT2とする。VT1，VT2の関係
が常にVT1＝VT2であれば問題ない。通常RAMお
よび停電検出用のフリツプ・フロツプは集積化さ
れ同一チツプ上に作られるが、その回路構成の違
い等によつて各々のスレツシユホールド電圧
VT1，VT2間に差が生じる。また、集積回路の生
産工程における条件等によつても停電検出用フリ
ツプ・フロツプのスレツシユホールド電圧VT1と
RAMのスレツシユホールド電圧VT2が異なるた
め、生産ロツド間によつての差が生じる。また使
用する周囲の温度によつてもVT1，VT2は変動す
る。従つて、従来の停電検出用回路においては、
VT1＝VT2の関係があらゆる条件下で成立するよ
う設計することはまず不可能である。
VT1、RAMのデータが変化（破壊）するスレツ
シユホールド電圧をVT2とする。VT1，VT2の関係
が常にVT1＝VT2であれば問題ない。通常RAMお
よび停電検出用のフリツプ・フロツプは集積化さ
れ同一チツプ上に作られるが、その回路構成の違
い等によつて各々のスレツシユホールド電圧
VT1，VT2間に差が生じる。また、集積回路の生
産工程における条件等によつても停電検出用フリ
ツプ・フロツプのスレツシユホールド電圧VT1と
RAMのスレツシユホールド電圧VT2が異なるた
め、生産ロツド間によつての差が生じる。また使
用する周囲の温度によつてもVT1，VT2は変動す
る。従つて、従来の停電検出用回路においては、
VT1＝VT2の関係があらゆる条件下で成立するよ
う設計することはまず不可能である。
VT1＜VT2の関係となると、RAMのデータがす
でに破壊されていても、停電が検出されない期間
があり、この間にセツトの動作電源が投入される
とRAMが初期設定状態になれない。従つて、希
望しない周波数が呼び出されたり、関係のない表
示を行う等の誤動作をするためセツトとしては不
良として取り扱われる。
でに破壊されていても、停電が検出されない期間
があり、この間にセツトの動作電源が投入される
とRAMが初期設定状態になれない。従つて、希
望しない周波数が呼び出されたり、関係のない表
示を行う等の誤動作をするためセツトとしては不
良として取り扱われる。
以上のような理由から従来の停電検出回路で
は、VT1＞VT2の関係が成立するように設計がな
されている。しかし前述したように生産工程での
条件あるいは周囲温度等の環境によるVT1，VT2
のバラツキがあるため△VT＝VT2−VT1の値を十
分大きくしないとVT2＜VT1となりうることがあ
る。
は、VT1＞VT2の関係が成立するように設計がな
されている。しかし前述したように生産工程での
条件あるいは周囲温度等の環境によるVT1，VT2
のバラツキがあるため△VT＝VT2−VT1の値を十
分大きくしないとVT2＜VT1となりうることがあ
る。
VT2を十分VT1より大きくすれば誤動作等の問
題はなくなるが、保持される電圧の限界が高くな
り、その結果大容量コンデンサまたは電池等の保
持電源で保持できる期間が短かくなりセツトとし
ては大きな欠点となる。
題はなくなるが、保持される電圧の限界が高くな
り、その結果大容量コンデンサまたは電池等の保
持電源で保持できる期間が短かくなりセツトとし
ては大きな欠点となる。
本発明の目的は上記の問題点に鑑みセツトの動
作電源投入時に誤動作がなく、かつ保持期間を長
くできる停電検出回路を提供することにある。
作電源投入時に誤動作がなく、かつ保持期間を長
くできる停電検出回路を提供することにある。
本発明によれば、デジタル・チユーニング・シ
ステムを構成するコントローラに複数の周波数情
報を記憶できる第１のメモリと同一の保持電源が
供給される第２のメモリを備え、さらに第２のメ
モリのデータを検出する手段とを具備し、初期動
作電源印加時に第２のメモリへある特定の情報を
記憶させ保持電源印加状態から動作電源印加状態
へ変化したとき第２のメモリへ書き込まれてある
特定情報の変化を検出することにより、セツトの
動作電源投入時に誤動作がなく、かつ保持期間を
長くできる停電検出回路を内蔵したデジタル選局
装置を得る。
ステムを構成するコントローラに複数の周波数情
報を記憶できる第１のメモリと同一の保持電源が
供給される第２のメモリを備え、さらに第２のメ
モリのデータを検出する手段とを具備し、初期動
作電源印加時に第２のメモリへある特定の情報を
記憶させ保持電源印加状態から動作電源印加状態
へ変化したとき第２のメモリへ書き込まれてある
特定情報の変化を検出することにより、セツトの
動作電源投入時に誤動作がなく、かつ保持期間を
長くできる停電検出回路を内蔵したデジタル選局
装置を得る。
次に図面を参照して本発明をより詳細に説明す
る。
る。
第２図に本発明の一実施例としての停電検出回
路の構成を示す。第１のメモリ１７は複数個の周
波数情報を記憶するメモリで、プログラマブル・
カウンタ９に出力する分周比あるいは２進化され
たチヤンネル番号等が記憶される。複数個の周波
数情報を記憶する第１のメモリ１７は、操作スイ
ツチ１４に設けられた複数個のプリセツト・スイ
ツチに対応して各々アドレスが定められている。
周波数情報を書き込む場合は、押されたプリセツ
ト・スイツチに対応した第１のメモリ１７のアド
レスが制御回路１９より指定され、読み出し／書
き込み回路２０より出力された情報がそのアドレ
スへ書き込まれる。制御回路１９は第１のメモリ
１７へ書き込む情報を読み出し／書き込み回路２
０へ送ると共に読み出し／書き込み回路２０より
読み出されたメモリの内容を判断してそれに対応
した制御機能を行う。呼び出しの場合も同様に制
御回路１９が第１のメモリ１７のアドレスを指定
し、指定されたメモリの内容が出力され読み出
し／書き込み回路２０より読み出される。
路の構成を示す。第１のメモリ１７は複数個の周
波数情報を記憶するメモリで、プログラマブル・
カウンタ９に出力する分周比あるいは２進化され
たチヤンネル番号等が記憶される。複数個の周波
数情報を記憶する第１のメモリ１７は、操作スイ
ツチ１４に設けられた複数個のプリセツト・スイ
ツチに対応して各々アドレスが定められている。
周波数情報を書き込む場合は、押されたプリセツ
ト・スイツチに対応した第１のメモリ１７のアド
レスが制御回路１９より指定され、読み出し／書
き込み回路２０より出力された情報がそのアドレ
スへ書き込まれる。制御回路１９は第１のメモリ
１７へ書き込む情報を読み出し／書き込み回路２
０へ送ると共に読み出し／書き込み回路２０より
読み出されたメモリの内容を判断してそれに対応
した制御機能を行う。呼び出しの場合も同様に制
御回路１９が第１のメモリ１７のアドレスを指定
し、指定されたメモリの内容が出力され読み出
し／書き込み回路２０より読み出される。
通常動作を開始するときには、まずメインSW
（動作電源）２２が接続される。このとき＋Ｂの
電源がダイオード２４を介して保持電源２１に蓄
えられ、さらにコントローラ１３内の第１のメモ
リ１７および第２のメモリ１８に印加されると同
時にダイオード２５を介して制御回路１９へも印
加される。最初の動作電源投入時には保持電源２
１には電荷が蓄えられていないため第１のメモリ
１７および第２のメモリ１８のデータは破壊され
ていると考えてよい。
（動作電源）２２が接続される。このとき＋Ｂの
電源がダイオード２４を介して保持電源２１に蓄
えられ、さらにコントローラ１３内の第１のメモ
リ１７および第２のメモリ１８に印加されると同
時にダイオード２５を介して制御回路１９へも印
加される。最初の動作電源投入時には保持電源２
１には電荷が蓄えられていないため第１のメモリ
１７および第２のメモリ１８のデータは破壊され
ていると考えてよい。
次に制御回路１９はダイオード２５を介して入
力された信号の立上りをトリガして第２のメモリ
１８のアドレスを指定する。指定されたアドレス
の内容は読み出し／書き込み回路２０より読み出
され、検出回路２３においてあらかじめ用意され
てあるある特定の値（例えば、４ビツト構成で
“1100”）と比較される。この値は、読み出し専用
メモリ（ROM）やラツチ回路等へ格納されてい
る。このとき読み出された第２のメモリ１８の内
容が検出回路２３の値と等しければ通常動作を行
い、等しくなければ検出回路２３より制御回路１
９へ制御信号が出力される。この制御信号により
読み出し／書き込み回路２０および制御回路１９
は、第１のメモリ１７を初期設定状態にし、第２
のメモリ１８には検出回路２３にあらかじめ用意
されてあるある特定の値（″1100〃）と等しい値
を書き込みさらには通常動作に移る。
力された信号の立上りをトリガして第２のメモリ
１８のアドレスを指定する。指定されたアドレス
の内容は読み出し／書き込み回路２０より読み出
され、検出回路２３においてあらかじめ用意され
てあるある特定の値（例えば、４ビツト構成で
“1100”）と比較される。この値は、読み出し専用
メモリ（ROM）やラツチ回路等へ格納されてい
る。このとき読み出された第２のメモリ１８の内
容が検出回路２３の値と等しければ通常動作を行
い、等しくなければ検出回路２３より制御回路１
９へ制御信号が出力される。この制御信号により
読み出し／書き込み回路２０および制御回路１９
は、第１のメモリ１７を初期設定状態にし、第２
のメモリ１８には検出回路２３にあらかじめ用意
されてあるある特定の値（″1100〃）と等しい値
を書き込みさらには通常動作に移る。
次にメインSW２２が切り離されると、制御回
路１９にはダイオード２５を介してローレベルの
信号が入力され動作を停止し、さらに第１のメモ
リ１７および第２のメモリ１８のデータは保持電
源２１に蓄えられた電荷によりスレツシユホール
ド電圧まで保持される。
路１９にはダイオード２５を介してローレベルの
信号が入力され動作を停止し、さらに第１のメモ
リ１７および第２のメモリ１８のデータは保持電
源２１に蓄えられた電荷によりスレツシユホール
ド電圧まで保持される。
保持電源２１の電位が第１のメモリ１７およぴ
第２のメモリ１８のスレツシユホールド電圧以上
であるとき、再びメインSW２２が接続され動作
電源が印加されれば、第１のメモリ１７および第
２のメモリ１８共にそのデータが保持されている
ため、検出回路２３で比較される第２のメモリ１
８の内容は検出回路２３にあらかじめ用意されて
あるある特定の値（“1100”）と等しい。
第２のメモリ１８のスレツシユホールド電圧以上
であるとき、再びメインSW２２が接続され動作
電源が印加されれば、第１のメモリ１７および第
２のメモリ１８共にそのデータが保持されている
ため、検出回路２３で比較される第２のメモリ１
８の内容は検出回路２３にあらかじめ用意されて
あるある特定の値（“1100”）と等しい。
従つて、検出回路２３より制御回路１９への制
御信号は出力されず通常動作を行う。
御信号は出力されず通常動作を行う。
保持電源２１の電位が第１のメモリ１７および
第２のメモリ１８のスレツシユホールド電圧以下
であれば第２のメモリ１８のデータ（“1100”）は
破壊されているため検出回路２３より制御信号が
出力されて第１のメモリ１７および第２のメモリ
１８の初期設定が行なわれる。この後、操作スイ
ツチ１４により選局動作が行なわれると、その情
報が第１のメモリ１７の中に書き込まれる。
第２のメモリ１８のスレツシユホールド電圧以下
であれば第２のメモリ１８のデータ（“1100”）は
破壊されているため検出回路２３より制御信号が
出力されて第１のメモリ１７および第２のメモリ
１８の初期設定が行なわれる。この後、操作スイ
ツチ１４により選局動作が行なわれると、その情
報が第１のメモリ１７の中に書き込まれる。
ここでダイオード２４は保持電源２１からの逆
方向電流防止用ダイオードであり、ダイオード２
５は第１のメモリ１７および第２のメモリ１８へ
印加される動作電源と等しい電圧が検出回路２３
へ印加されるためのレベル合せ用ダイオードであ
る。
方向電流防止用ダイオードであり、ダイオード２
５は第１のメモリ１７および第２のメモリ１８へ
印加される動作電源と等しい電圧が検出回路２３
へ印加されるためのレベル合せ用ダイオードであ
る。
通常コントローラ１３は集積回路が使用され
る。従つて第１のメモリ１７および第２のメモリ
１８共に同一チツプ上に作られ、しかも同じ回路
構成であるため生産工程における条件は共に等し
くなり、その結果各々のスレツシユホールド電圧
も等しくなる。また使用する周囲温度による影響
も同一チツプ上にあり、また同じ回路構成である
ため全く等しく影響され、温度によるバラツキ幅
も等しくなり、各々のスレツシユホールド電圧は
常に等しくなる。従来の停電検出回路の説明と同
様な記号を用いれば第１のメモリ１７のスレツシ
ユホールド電圧は同様にVT2、第２のメモリ１８
のそれはVT1とそのまま置きかえて考えることが
でき、さらにVT1＝VT2の関係が成り立つ。
る。従つて第１のメモリ１７および第２のメモリ
１８共に同一チツプ上に作られ、しかも同じ回路
構成であるため生産工程における条件は共に等し
くなり、その結果各々のスレツシユホールド電圧
も等しくなる。また使用する周囲温度による影響
も同一チツプ上にあり、また同じ回路構成である
ため全く等しく影響され、温度によるバラツキ幅
も等しくなり、各々のスレツシユホールド電圧は
常に等しくなる。従来の停電検出回路の説明と同
様な記号を用いれば第１のメモリ１７のスレツシ
ユホールド電圧は同様にVT2、第２のメモリ１８
のそれはVT1とそのまま置きかえて考えることが
でき、さらにVT1＝VT2の関係が成り立つ。
尚、第２図においては第１のメモリ１７と第２
のメモリ１８のブロツクを分けて説明したが、第
２のメモリ１８は第１のメモリ１７の使用しない
空いたアドレスに置いてもよい。従つて、マイク
ロプロセツサ等でコントローラ１３を達成するよ
うな場合は、マイクロプロセツサ内のRAM部に
第１のメモリ１７および第２のメモリ１８とも置
くことができ、なんらコストアツプにはつながら
ない。またRAMの内容はスレツシユホールド電
圧以下においては、全て０か又は全て１になるも
のがほとんどであるため、第２のメモリ１８に書
き込む特定の値は、“0000”又は“1111”以外の
値である上述の“1100”の他に“1010”さらには
“0101”といつた値を用いればよい。勿論、４ビ
ツト以外でもよい。
のメモリ１８のブロツクを分けて説明したが、第
２のメモリ１８は第１のメモリ１７の使用しない
空いたアドレスに置いてもよい。従つて、マイク
ロプロセツサ等でコントローラ１３を達成するよ
うな場合は、マイクロプロセツサ内のRAM部に
第１のメモリ１７および第２のメモリ１８とも置
くことができ、なんらコストアツプにはつながら
ない。またRAMの内容はスレツシユホールド電
圧以下においては、全て０か又は全て１になるも
のがほとんどであるため、第２のメモリ１８に書
き込む特定の値は、“0000”又は“1111”以外の
値である上述の“1100”の他に“1010”さらには
“0101”といつた値を用いればよい。勿論、４ビ
ツト以外でもよい。
以上説明した実施例によればあらゆる条件下に
おいてVT1＝VT2の関係を保つことができるため、
保持電圧をRAMのスレツシユホールド電圧の限
界まで下げることができる。保持電圧が下がれば
それにともなつて保持電源から消費される電流も
小さくなり、その結果大容量コンデンサ又は電池
等の保持電源で保持される期間は従来の停電検出
回路に比して十分長くなる。さらにVT2＜VT1の
関係になることがないため動作電源投入時の誤動
作は起こりえない。
おいてVT1＝VT2の関係を保つことができるため、
保持電圧をRAMのスレツシユホールド電圧の限
界まで下げることができる。保持電圧が下がれば
それにともなつて保持電源から消費される電流も
小さくなり、その結果大容量コンデンサ又は電池
等の保持電源で保持される期間は従来の停電検出
回路に比して十分長くなる。さらにVT2＜VT1の
関係になることがないため動作電源投入時の誤動
作は起こりえない。
第１図は一般的なPLL方式のデジタル・チユ
ーニング・システムを用いたラジオ受信機のブロ
ツク図、第２図は本発明の一実施例を示す回路図
である。 １……高周波増幅部、２……混合部、３……中
間周波増幅部、４……検波部、５……低周波増幅
部、６……スピーカ、７……電圧制御発振器、８
……プリスケーラ、９……プログラマブル・カウ
ンタ、１０……ロー・パス・フイルタ、１１……
位相比較器、１２……基準周波数発振器、１３…
…コントローラ、１４……操作スイツチ、１５…
…表示器、１６……アンテナ、１７……複数の周
波数情報を記憶するメモリ、１８……停電検出用
の情報を記憶するメモリ、１９……制御回路、２
０……読み出し／書き込み回路、２１……保持電
源用大容量コンデンサ、２２……メイン・スイツ
チ、２３……停電検出回路、２４，２５……ダイ
オード、２６……抵坑。
ーニング・システムを用いたラジオ受信機のブロ
ツク図、第２図は本発明の一実施例を示す回路図
である。 １……高周波増幅部、２……混合部、３……中
間周波増幅部、４……検波部、５……低周波増幅
部、６……スピーカ、７……電圧制御発振器、８
……プリスケーラ、９……プログラマブル・カウ
ンタ、１０……ロー・パス・フイルタ、１１……
位相比較器、１２……基準周波数発振器、１３…
…コントローラ、１４……操作スイツチ、１５…
…表示器、１６……アンテナ、１７……複数の周
波数情報を記憶するメモリ、１８……停電検出用
の情報を記憶するメモリ、１９……制御回路、２
０……読み出し／書き込み回路、２１……保持電
源用大容量コンデンサ、２２……メイン・スイツ
チ、２３……停電検出回路、２４，２５……ダイ
オード、２６……抵坑。
Claims (1)
- １ 選局操作により入力され周波数情報を記憶で
きる第１の記憶部と、電源電圧の印加により所定
の情報が格納されると共に所定値以下の電圧供給
により上記所定の情報が破壊される第２の記憶部
と、該第２の記憶部の内容を検出する検出手段
と、該検出手段の出力により上記第１の記憶部の
内容を初期状態にする手段とを具備してなるデジ
タル選局装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3920081A JPS57152721A (en) | 1981-03-18 | 1981-03-18 | Digital channel selecting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3920081A JPS57152721A (en) | 1981-03-18 | 1981-03-18 | Digital channel selecting device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57152721A JPS57152721A (en) | 1982-09-21 |
| JPH023566B2 true JPH023566B2 (ja) | 1990-01-24 |
Family
ID=12546477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3920081A Granted JPS57152721A (en) | 1981-03-18 | 1981-03-18 | Digital channel selecting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57152721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04129940A (ja) * | 1990-09-19 | 1992-04-30 | Fuji Xerox Co Ltd | 紙粉除去装置 |
-
1981
- 1981-03-18 JP JP3920081A patent/JPS57152721A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04129940A (ja) * | 1990-09-19 | 1992-04-30 | Fuji Xerox Co Ltd | 紙粉除去装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57152721A (en) | 1982-09-21 |
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