JPH0241059B2 - Dmanyorumemoryomidashihoshiki - Google Patents
DmanyorumemoryomidashihoshikiInfo
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- JPH0241059B2 JPH0241059B2 JP897983A JP897983A JPH0241059B2 JP H0241059 B2 JPH0241059 B2 JP H0241059B2 JP 897983 A JP897983 A JP 897983A JP 897983 A JP897983 A JP 897983A JP H0241059 B2 JPH0241059 B2 JP H0241059B2
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- JP
- Japan
- Prior art keywords
- circuit
- address
- data
- dma
- addresses
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はCPUを介さずにメモリとＩ／Ｏとの
データのやりとりを行うDMA（ダイレクトメモ
リアクセス）方式に係り、特に連続番地でなく、
且つ一定の配列を持つた番地に格納されたデータ
を、転送要求（トランスフアリクエスト）信号を
操作することにより、ソフトウエアの介入なしに
DMAにて読み出す回路方式に関する。
データのやりとりを行うDMA（ダイレクトメモ
リアクセス）方式に係り、特に連続番地でなく、
且つ一定の配列を持つた番地に格納されたデータ
を、転送要求（トランスフアリクエスト）信号を
操作することにより、ソフトウエアの介入なしに
DMAにて読み出す回路方式に関する。
(2) 技術の背景
サーマルプリンタは、１行分のデータを印字す
るのに、同時に行うことが可能であるが、各ビツ
トのピツチの長さは0.1058mmという狭い間隔であ
り、各ビツトに対応する１，０情報を格納するレ
ジスタを、例えば、１行のピツチ数が1023からな
るものに対しては、1023個のフリツプフロツプ
FFからなるレジスタを設けることは、スペース
的に無理であるために、その半分の512個にする
ようにしている。このドツト情報は、メインメモ
リから、DMA方式によつて連続的に読み出し、
サーマルプリンタ内の前記レジスタに読み出すこ
とができればよいが、連続した番地に格納された
データをそのまま読み出すように、ドツトとレジ
スタの対応関係を物理的に設定することが難し
い。そこで、1023個のドツトと512個のフリツプ
フロツプからなるレジスタ二つを物理的に配線が
できるようにする。すなわち、各レジスタより出
る512個のフリツプフロツプの情報が1023個のド
ツトの、全域にわたる512個の分散化されたドツ
トに対応させるようにする。例えば、奇数番目の
ドツトを第１のレジスタのフリツプフロツプに対
応させ、偶数番目のドツトを第２のレジスタのフ
リツプフロツプに対応させることが考えられる
が、これでもドツト間隔が狭いために物理的な配
線が難しくなる。そこで、ドツトの二つおき、す
なわちドツトのデータ１，４，５，８，９，１
２，１３，…を一つのレジスタのフリツプフロツ
プFFに対応させ、ドツトのデータ２，３，６，
７，１０，１１，１４，１５，…をもう一つのレ
ジスタのフリツプフロツプに対応させるようにす
ることによつて1023のドツトと512のフリツプフ
ロツプからなるレジスタ二つとが物理的に配線可
能となる。しかし、このようなドツトとレジスタ
を対応づけさせると、メインメモリから前記レジ
スタにデータを読み出す場合に、連続アドレス的
にアドレスを変化させることができないので、一
度メインメモリの連続したデータを前記第１のレ
ジスタと第２のレジスタのフリツプフロツプに対
応したデータ、例えば前述の二つおきのドツトの
データに並びかえる必要がある。
るのに、同時に行うことが可能であるが、各ビツ
トのピツチの長さは0.1058mmという狭い間隔であ
り、各ビツトに対応する１，０情報を格納するレ
ジスタを、例えば、１行のピツチ数が1023からな
るものに対しては、1023個のフリツプフロツプ
FFからなるレジスタを設けることは、スペース
的に無理であるために、その半分の512個にする
ようにしている。このドツト情報は、メインメモ
リから、DMA方式によつて連続的に読み出し、
サーマルプリンタ内の前記レジスタに読み出すこ
とができればよいが、連続した番地に格納された
データをそのまま読み出すように、ドツトとレジ
スタの対応関係を物理的に設定することが難し
い。そこで、1023個のドツトと512個のフリツプ
フロツプからなるレジスタ二つを物理的に配線が
できるようにする。すなわち、各レジスタより出
る512個のフリツプフロツプの情報が1023個のド
ツトの、全域にわたる512個の分散化されたドツ
トに対応させるようにする。例えば、奇数番目の
ドツトを第１のレジスタのフリツプフロツプに対
応させ、偶数番目のドツトを第２のレジスタのフ
リツプフロツプに対応させることが考えられる
が、これでもドツト間隔が狭いために物理的な配
線が難しくなる。そこで、ドツトの二つおき、す
なわちドツトのデータ１，４，５，８，９，１
２，１３，…を一つのレジスタのフリツプフロツ
プFFに対応させ、ドツトのデータ２，３，６，
７，１０，１１，１４，１５，…をもう一つのレ
ジスタのフリツプフロツプに対応させるようにす
ることによつて1023のドツトと512のフリツプフ
ロツプからなるレジスタ二つとが物理的に配線可
能となる。しかし、このようなドツトとレジスタ
を対応づけさせると、メインメモリから前記レジ
スタにデータを読み出す場合に、連続アドレス的
にアドレスを変化させることができないので、一
度メインメモリの連続したデータを前記第１のレ
ジスタと第２のレジスタのフリツプフロツプに対
応したデータ、例えば前述の二つおきのドツトの
データに並びかえる必要がある。
(3) 従来技術と問題点
従来のDMAの制御方式では、連続したアドレ
スに格納されたデータを読み出すことしかできな
い。このため、連続アドレスでなく、且つ一定の
配列をもつたアドレスに格納されたデータを読み
出すときには、ソフトウエアで、データの並べか
えを行う必要があつた。
スに格納されたデータを読み出すことしかできな
い。このため、連続アドレスでなく、且つ一定の
配列をもつたアドレスに格納されたデータを読み
出すときには、ソフトウエアで、データの並べか
えを行う必要があつた。
そのため、データを並べかえるためのソフトウ
エアを組まなくてはならず、CPUの負担が多く
なり、且つ、CPUのソフトウエアを介して行う
のでデータ転送が遅くなるという欠点があつた。
エアを組まなくてはならず、CPUの負担が多く
なり、且つ、CPUのソフトウエアを介して行う
のでデータ転送が遅くなるという欠点があつた。
(4) 発明の目的
本発明の目的は、一定の配列に合つた回路を組
み、転送要求を操作することによつてデータの並
べかえをソフトウエアで行うことなしにDMAに
てデータの読み出しを可能とした非連続データを
処理するためのDMA回路方式を提供するもので
ある。
み、転送要求を操作することによつてデータの並
べかえをソフトウエアで行うことなしにDMAに
てデータの読み出しを可能とした非連続データを
処理するためのDMA回路方式を提供するもので
ある。
(5) 発明の構成
本発明の特徴とするところは、データ及びアド
レスバスに接続された中央演算装置とランダムア
クセスメモリを少なくとも持つ計算機システムに
おいて、前記中央演算装置から起動信号を受けた
のち前記ランダムアクセスメモリの連続したアド
レスの初期値から特定な最終値までアドレスを連
続的に変化させて前記アドレスバスに出力する
DMAコントローラと、前記連続したアドレスに
よつて指定された前記RAMの隷属した内容が前
記データバスに出力されるータのうち連続アドレ
スでなく且つ一定の配列をもつたアドレスに対応
する特定データをラツチして出力装置に転送する
ラツチ回路と、前記ラツチ回路で前記特定データ
をラツチさせるタイミングクロツク信号の特定の
周期以内に少なくとも１回以上カウントしてその
カウント値に対応したパルスを発生させる少なく
とも２個のカウント回路と、前記中央演算装置で
起動され前記アドレスの初期値を前記DMAコン
トローラにセツトするときにパルスを発生させる
DMA起動回路と、前記カウント回路と前記
DMA起動回路の出力信号を合成して前記DMA
コントローラにアドレスを変更する要求信号を送
出する転送要求信号作成回路と、上記前記DMA
コントローラから出力される連続したアドレスの
特定なビツトを入力しそのビツト情報で前記カウ
ント回路のどの出力を前記転送要求信号作成回路
に送るかを選択する切替回路と、前記タイミング
クロツク信号と前記各カウント回路のタイミング
を制御するタイミングクロツク作成回路からな
り、連続アドレスでなく且つ一定の配列をもつた
アドレスに格納されたデータをDMA転送するこ
とを特徴とするDMAによるメモリ読み出し方式
を提供することである。
レスバスに接続された中央演算装置とランダムア
クセスメモリを少なくとも持つ計算機システムに
おいて、前記中央演算装置から起動信号を受けた
のち前記ランダムアクセスメモリの連続したアド
レスの初期値から特定な最終値までアドレスを連
続的に変化させて前記アドレスバスに出力する
DMAコントローラと、前記連続したアドレスに
よつて指定された前記RAMの隷属した内容が前
記データバスに出力されるータのうち連続アドレ
スでなく且つ一定の配列をもつたアドレスに対応
する特定データをラツチして出力装置に転送する
ラツチ回路と、前記ラツチ回路で前記特定データ
をラツチさせるタイミングクロツク信号の特定の
周期以内に少なくとも１回以上カウントしてその
カウント値に対応したパルスを発生させる少なく
とも２個のカウント回路と、前記中央演算装置で
起動され前記アドレスの初期値を前記DMAコン
トローラにセツトするときにパルスを発生させる
DMA起動回路と、前記カウント回路と前記
DMA起動回路の出力信号を合成して前記DMA
コントローラにアドレスを変更する要求信号を送
出する転送要求信号作成回路と、上記前記DMA
コントローラから出力される連続したアドレスの
特定なビツトを入力しそのビツト情報で前記カウ
ント回路のどの出力を前記転送要求信号作成回路
に送るかを選択する切替回路と、前記タイミング
クロツク信号と前記各カウント回路のタイミング
を制御するタイミングクロツク作成回路からな
り、連続アドレスでなく且つ一定の配列をもつた
アドレスに格納されたデータをDMA転送するこ
とを特徴とするDMAによるメモリ読み出し方式
を提供することである。
(6) 発明の実施例
以下に一実施例を示し、従来の方法と本発明を
比較する。
比較する。
第１図は１×16ドツトのドツトプリンタヘツド
を模式的に示したものであり、１回目の制御ライ
ンと２回目の制御ラインとを切り換えること
により、８ドツト分の印字情報レジスタのみを持
つている。１は印字ヘツド、２は印字情報レジス
タ、３−Ａは１回目の転送により必要なデータ、
３―Ｂは２回目の転送により必要なデータであ
る。このように一定の配列は持つているが、連続
ではない情報が必要な回路においては、第２図で
示すように一度データの並べかえが必要である。
すなわち、第２図において、メモリマツプ２１は
レジスタ内に16ドツトのデータに対応した16ドツ
トのデータが連続的にアドレスに格納されている
ことを示し、次に、メモリマツプ２１に示すよう
に、斜線のアドレス内のドツトデータ１，４，
５，８，９，１２，１３，１６のみを抜き出し、
レジスタ２２の０〜７のアドレスに、白枠のアド
レス内のドツトデータ２，３，６，７，１０，１
１，１４，１５のドツトデータをレジスタ２２の
８〜Ｆアドレスに格納し、１回目のDMAのと
き、斜線内のドツトデータ２２―１を印字情報レ
ジスタ２に転送２２―１１し、次に２回目の
DMAのとき白枠のドツトデータ２２―２を印字
情報レジスタ２に転送２２―２２する。なお、第
２図において、印字情報レジスタ２の矢印２２は
データの転送方向を示す。このようなメモリマツ
プ２１からメモリマツプ２２へのドツトデータの
並べかえを前述のように従来はソフトウエアで行
なつていたが、本発明のDMA方式ではハードウ
エアで行うところに特徴がある。
を模式的に示したものであり、１回目の制御ライ
ンと２回目の制御ラインとを切り換えること
により、８ドツト分の印字情報レジスタのみを持
つている。１は印字ヘツド、２は印字情報レジス
タ、３−Ａは１回目の転送により必要なデータ、
３―Ｂは２回目の転送により必要なデータであ
る。このように一定の配列は持つているが、連続
ではない情報が必要な回路においては、第２図で
示すように一度データの並べかえが必要である。
すなわち、第２図において、メモリマツプ２１は
レジスタ内に16ドツトのデータに対応した16ドツ
トのデータが連続的にアドレスに格納されている
ことを示し、次に、メモリマツプ２１に示すよう
に、斜線のアドレス内のドツトデータ１，４，
５，８，９，１２，１３，１６のみを抜き出し、
レジスタ２２の０〜７のアドレスに、白枠のアド
レス内のドツトデータ２，３，６，７，１０，１
１，１４，１５のドツトデータをレジスタ２２の
８〜Ｆアドレスに格納し、１回目のDMAのと
き、斜線内のドツトデータ２２―１を印字情報レ
ジスタ２に転送２２―１１し、次に２回目の
DMAのとき白枠のドツトデータ２２―２を印字
情報レジスタ２に転送２２―２２する。なお、第
２図において、印字情報レジスタ２の矢印２２は
データの転送方向を示す。このようなメモリマツ
プ２１からメモリマツプ２２へのドツトデータの
並べかえを前述のように従来はソフトウエアで行
なつていたが、本発明のDMA方式ではハードウ
エアで行うところに特徴がある。
本発明の回路ブロツク図を第３図ａに、要部の
回路図を第４図に、タイムチヤートを第５図ａ，
ｂに示す。
回路図を第４図に、タイムチヤートを第５図ａ，
ｂに示す。
第３図ａにおいてDMAコントローラ３１で第
３図ｂに示すようにCPU周期クロツクCLK２の
立ち下りごとに転送要求信号TXREQがあるか否
かを調べ、ある場合にはアドレスをカウントアツ
プ（またはカウントダウン）して送出する。すな
わち、第３図ｂではCLK２の１，３，５の立ち
下がりでアドレスがＮ，Ｎ＋１，Ｎ＋２とカウン
トアツプ、またはＭ，Ｍ−１，Ｍ−２とカウント
ダウンしている(イ)が、CLK２の２，４，６では
アドレスは変化していない(ロ)。RAM３２は印字
情報を格納したＮであり、格納された内容は連続
するアドレスに連続データが第２図のメモリマツ
プ２１と同様となつている。３０は本発明の中心
となる転送要求信号作成回路である。TXREQ作
成部３３はDMAコントローラ３１に対する転送
要求TXREQ、すなわちアドレスをアツプまたは
ダウンさせるかどうかを決める信号を回路３４，
３５，３６より合成の上作成する。３番地カウン
トアツプ用TXREQ回路３４はデータラツチ回路
３９がデータバスを通してRAM３２からのデー
タをラツチするラツチ周期内に３番地アドレスを
進めるためのTXREQを作成する回路、すなわ
ち、メモリマツプ２１の16ドツトデータから１
４，１５をとばして13ドツトデータを次に連続さ
せるときに必要になる回路で、１番地カウントア
ツプ用TXREQ回路３５はデータラツチ回路３９
がデータバスを通してRAM３２からのデータを
ラツチするラツチ周期内に１番地アドレスを進め
るためのTXREQを作成する回路、すなわちメモ
リマツプ２１の13ドツトデータの次に12ドツトデ
ータを連続させるときに必要になる回路で、
DMA起動回路３６はソフトウエアにてDMAの
起動をかける回路、タイミングクロツク作成回路
３７は本回路で用いるタイミングクロツクを作成
する回路、切替回路３８は転送中のアドレスよ
り、すなわちアドレスのLSBの一つ上位のビツ
ト１（AD1）の論理状態により、３番地カウント
アツプ用TXREQ回路３４と、１番地カウントア
ツプ用TXREQ回路３５を切り替える回路、デー
タラツチ回路３９は転送すべきデータをデータバ
スよりラツチする回路である。
３図ｂに示すようにCPU周期クロツクCLK２の
立ち下りごとに転送要求信号TXREQがあるか否
かを調べ、ある場合にはアドレスをカウントアツ
プ（またはカウントダウン）して送出する。すな
わち、第３図ｂではCLK２の１，３，５の立ち
下がりでアドレスがＮ，Ｎ＋１，Ｎ＋２とカウン
トアツプ、またはＭ，Ｍ−１，Ｍ−２とカウント
ダウンしている(イ)が、CLK２の２，４，６では
アドレスは変化していない(ロ)。RAM３２は印字
情報を格納したＮであり、格納された内容は連続
するアドレスに連続データが第２図のメモリマツ
プ２１と同様となつている。３０は本発明の中心
となる転送要求信号作成回路である。TXREQ作
成部３３はDMAコントローラ３１に対する転送
要求TXREQ、すなわちアドレスをアツプまたは
ダウンさせるかどうかを決める信号を回路３４，
３５，３６より合成の上作成する。３番地カウン
トアツプ用TXREQ回路３４はデータラツチ回路
３９がデータバスを通してRAM３２からのデー
タをラツチするラツチ周期内に３番地アドレスを
進めるためのTXREQを作成する回路、すなわ
ち、メモリマツプ２１の16ドツトデータから１
４，１５をとばして13ドツトデータを次に連続さ
せるときに必要になる回路で、１番地カウントア
ツプ用TXREQ回路３５はデータラツチ回路３９
がデータバスを通してRAM３２からのデータを
ラツチするラツチ周期内に１番地アドレスを進め
るためのTXREQを作成する回路、すなわちメモ
リマツプ２１の13ドツトデータの次に12ドツトデ
ータを連続させるときに必要になる回路で、
DMA起動回路３６はソフトウエアにてDMAの
起動をかける回路、タイミングクロツク作成回路
３７は本回路で用いるタイミングクロツクを作成
する回路、切替回路３８は転送中のアドレスよ
り、すなわちアドレスのLSBの一つ上位のビツ
ト１（AD1）の論理状態により、３番地カウント
アツプ用TXREQ回路３４と、１番地カウントア
ツプ用TXREQ回路３５を切り替える回路、デー
タラツチ回路３９は転送すべきデータをデータバ
スよりラツチする回路である。
第４図及び第５図ａを用いて、１回目の転送す
なわち、第２図において、１６，１３，１２，
９，８，５，４，１のドツトデータを16のドツト
データからすなわちＦ（16進）番地のデータから
カウントダウンする方向で転送することについて
概略動作を説明する。DMA転送の起動は、転送
先頭アドレス（Ｆ番地）、転送バイト数（16）、ア
ドレスカウントアツプ／ダウン（カウントダウン
で実行）などをソフトウエアにてCPUがDMAコ
ントローラ３１にセツトしたのち、CPUからや
つてくる１回目の転送を示すフラグDT1をオン論
理１にしたのち、（すなわち、エクスクルージブ
オア回路４８の出力はAD1を反転する）ソフトウ
エアのDMA起動要求DTSETをセツトする。こ
れにより立上り検出回路４６０によりセツトリセ
ツトFF４６がセツトされて、OR回路４３の出力
すなわちTXREQ信号が論理１になつてDMAコ
ントローラに第１回目のTXREQが、上がつてく
る。DMAコントローラでは、このTXREQによ
りCPUをHALT状態（バスアベイラブルBA＝
１）としてDMAの制御ルーチンにはいる。そし
てこのBA信号が返されると受けて次のDSCLK
の立ち上りでセツトリセツトFF４６がリセツト
されて出力は論理０となる。
なわち、第２図において、１６，１３，１２，
９，８，５，４，１のドツトデータを16のドツト
データからすなわちＦ（16進）番地のデータから
カウントダウンする方向で転送することについて
概略動作を説明する。DMA転送の起動は、転送
先頭アドレス（Ｆ番地）、転送バイト数（16）、ア
ドレスカウントアツプ／ダウン（カウントダウン
で実行）などをソフトウエアにてCPUがDMAコ
ントローラ３１にセツトしたのち、CPUからや
つてくる１回目の転送を示すフラグDT1をオン論
理１にしたのち、（すなわち、エクスクルージブ
オア回路４８の出力はAD1を反転する）ソフトウ
エアのDMA起動要求DTSETをセツトする。こ
れにより立上り検出回路４６０によりセツトリセ
ツトFF４６がセツトされて、OR回路４３の出力
すなわちTXREQ信号が論理１になつてDMAコ
ントローラに第１回目のTXREQが、上がつてく
る。DMAコントローラでは、このTXREQによ
りCPUをHALT状態（バスアベイラブルBA＝
１）としてDMAの制御ルーチンにはいる。そし
てこのBA信号が返されると受けて次のDSCLK
の立ち上りでセツトリセツトFF４６がリセツト
されて出力は論理０となる。
切替回路４８では現在転送中のアドレスのうち
AD1の情報と、第１回目の転送を示すフラツグ、
DT1により、ラツチFFを含む３番地カウントア
ツプ用TXREQ回路４４、１番地カウントアツプ
用TXREQ回路４５を順次切り替える。すなわ
ち、DMAコントローラ３１の出力アドレスの
LSBから一つ上位のビツトの論理を表すAD1が
１のときエクスクルーシブオアによりその出力が
０になるとBA＝１だから（すなわち、CPUは
HALTされDMAモードとなつているから）
TXREQ回路４４がセツトされるがAD1が０のと
きはラツチFFを含む１番地カウントアツプ用
TXREQ回路４５がセツトされる。３番地カウン
トアツプ用TXREQ回路４４では、RQCLK（FF
の同期クロツク）と、DSCLK（FFのリセツト信
号）を組み合せることによつて、アドレスを３番
地進めるためのTXREQを作成する。すなわち、
第５図ａ４４に示すような波形が形成される。そ
してアドレスは三つカウントダウンする。１番地
カウントアツプ用TXREQ回路４５では２進カウ
ンタにより、AD1＝０であるときセツトし、
RQCLKに同期させ、DSCLKによりリセツトす
ることにより、アドレスを１番地進めるための
TXREQを立ち上がりを遅延させて作成する。す
なわち、第５図ａ４５に示すような波形が形成さ
れるそしてアドレスは一つカウントダウンする。
AD1の情報と、第１回目の転送を示すフラツグ、
DT1により、ラツチFFを含む３番地カウントア
ツプ用TXREQ回路４４、１番地カウントアツプ
用TXREQ回路４５を順次切り替える。すなわ
ち、DMAコントローラ３１の出力アドレスの
LSBから一つ上位のビツトの論理を表すAD1が
１のときエクスクルーシブオアによりその出力が
０になるとBA＝１だから（すなわち、CPUは
HALTされDMAモードとなつているから）
TXREQ回路４４がセツトされるがAD1が０のと
きはラツチFFを含む１番地カウントアツプ用
TXREQ回路４５がセツトされる。３番地カウン
トアツプ用TXREQ回路４４では、RQCLK（FF
の同期クロツク）と、DSCLK（FFのリセツト信
号）を組み合せることによつて、アドレスを３番
地進めるためのTXREQを作成する。すなわち、
第５図ａ４４に示すような波形が形成される。そ
してアドレスは三つカウントダウンする。１番地
カウントアツプ用TXREQ回路４５では２進カウ
ンタにより、AD1＝０であるときセツトし、
RQCLKに同期させ、DSCLKによりリセツトす
ることにより、アドレスを１番地進めるための
TXREQを立ち上がりを遅延させて作成する。す
なわち、第５図ａ４５に示すような波形が形成さ
れるそしてアドレスは一つカウントダウンする。
第５図ａのタイムチヤートで示すように、これ
ら４４，４５，４６を適当に組み合せた、すなわ
ち三つの波形のORとしてのTXREQ４３により、
データのサンプルサイクル内のアドレスの進め方
を変化させ、すなわち第５図ａの４３のハ点でア
ドレスを変るように、DSCLKにて、Ｉ／Ｏへの
出力としてデータをラツチすることによつて、ソ
フトウエアの介入なしに、連続でなく、且つ一定
の配列をもつた番地に格納されたデータを読み出
すことが可能となる。
ら４４，４５，４６を適当に組み合せた、すなわ
ち三つの波形のORとしてのTXREQ４３により、
データのサンプルサイクル内のアドレスの進め方
を変化させ、すなわち第５図ａの４３のハ点でア
ドレスを変るように、DSCLKにて、Ｉ／Ｏへの
出力としてデータをラツチすることによつて、ソ
フトウエアの介入なしに、連続でなく、且つ一定
の配列をもつた番地に格納されたデータを読み出
すことが可能となる。
第５図ｂでは同様に２回目の転送について示し
ている。このとき、第１回目との転送とは、転送
回数を示すフラツグDT1をオフすなわち論理０に
することが異なる。これにより、４４，４５の切
り替え順序に変化を与え、第２回目の転送用
TXREQを出力することができる。第５図ｂの４
３の二点はアドレスの変わる点である。なお、２
回目の転送では、転送先頭アドレスを第１回目と
同じにした場合に、すなわちＦを先頭アドレスと
するメモリマツプ２１におけるＦアドレスの斜線
で示されたアドレスが無効アドレスとなるから、
無効アドレスが１データ分発生するので、回路に
て、先頭データを無効としている。
ている。このとき、第１回目との転送とは、転送
回数を示すフラツグDT1をオフすなわち論理０に
することが異なる。これにより、４４，４５の切
り替え順序に変化を与え、第２回目の転送用
TXREQを出力することができる。第５図ｂの４
３の二点はアドレスの変わる点である。なお、２
回目の転送では、転送先頭アドレスを第１回目と
同じにした場合に、すなわちＦを先頭アドレスと
するメモリマツプ２１におけるＦアドレスの斜線
で示されたアドレスが無効アドレスとなるから、
無効アドレスが１データ分発生するので、回路に
て、先頭データを無効としている。
このように本回路では、転送要求してDMAコ
ントローラのアドレスをインクリメントまたはデ
クリメントする信号の論理１について、ラツチ回
路に入るクロツクの１周期内におけるその長さを
かえて、転送回数を論理１の長さで示すフラツグ
を変化させるのみで、ソフトウエアの介入なし
に、データの並べかえを行つて、メモリよりデー
タを読み出すことが可能である。
ントローラのアドレスをインクリメントまたはデ
クリメントする信号の論理１について、ラツチ回
路に入るクロツクの１周期内におけるその長さを
かえて、転送回数を論理１の長さで示すフラツグ
を変化させるのみで、ソフトウエアの介入なし
に、データの並べかえを行つて、メモリよりデー
タを読み出すことが可能である。
なお、上記本発明の実施例では、ドツトデータ
の選べかえを１，４，５，８，９，１２，１３，
１５，１６を一組として、他を別の組とする場合
について説明したが、本発明はアドレスにデータ
が連続的に格納されていないが一定の規則性をも
つて格納されているときに、必要なハードウエア
を設けることによつて、ソフトウエアを用いずに
DMA方式を維持したままデータを並べかえるこ
とに用いられるものである。
の選べかえを１，４，５，８，９，１２，１３，
１５，１６を一組として、他を別の組とする場合
について説明したが、本発明はアドレスにデータ
が連続的に格納されていないが一定の規則性をも
つて格納されているときに、必要なハードウエア
を設けることによつて、ソフトウエアを用いずに
DMA方式を維持したままデータを並べかえるこ
とに用いられるものである。
(7) 発明の効果
上述のように本発明によれば、一定の配列を持
つた番地に格納されたデータをハードウエアにて
並べかえを行うので、ソフトウエアの処理が単純
化され、ハードウエアでDMA転送中に並べかえ
を行つているので、転送時間が連続した番地に格
納さたデータを転送する場合と同じである。さら
に回路構成素子の増加が少なくて転送速度のスピ
ードアツプが図れる。例えば本発明によれば、転
送速度は6800CPUでは約２倍となる。すなわち
従来では約160μs／16byteであつたものが、本方
式では約80μs／16byteとなる。
つた番地に格納されたデータをハードウエアにて
並べかえを行うので、ソフトウエアの処理が単純
化され、ハードウエアでDMA転送中に並べかえ
を行つているので、転送時間が連続した番地に格
納さたデータを転送する場合と同じである。さら
に回路構成素子の増加が少なくて転送速度のスピ
ードアツプが図れる。例えば本発明によれば、転
送速度は6800CPUでは約２倍となる。すなわち
従来では約160μs／16byteであつたものが、本方
式では約80μs／16byteとなる。
第１図は印字情報レジスタとドツトデータの関
係を示す図、第２図はDMA転送のときドツトデ
ータの並べかえを行うことを示す図、第３図ａは
本発明の一実施例のブロツク図、第３図ｂはその
実施例におけるタイミンダチヤート図、第４図は
第３図ａに示した実施例の要部の回路図、第５図
ａ，ｂはそれぞれ第１回目、及び第２回目DMA
転送時における第４図の各部における波形を示す
タイミングチヤート図である。 ３０…転送要求信号作成回路、３１…DMAコ
ントローラ、３２…RAM、３３…TXREQ作成
部、３４…３番地カウントアツプ用TXREQ回
路、３５…１番地カウントアツプ用TXREQ回
路、３６…DMA起動回路、３７…タイミングク
ロツク作成部、３８…切替回路、３９…データラ
ツチ部、４３…TXREQ作成部、４４…３番地カ
ウントアツプ用TXREQ回路、４５…１番地カウ
ントアツプ用TXREQ回路、４６…DMA起動回
路、４６０…DTSET立上り検出回路、４７…タ
イミングクロツク作成回路、４８…切替回路、４
９…データラツチ部。
係を示す図、第２図はDMA転送のときドツトデ
ータの並べかえを行うことを示す図、第３図ａは
本発明の一実施例のブロツク図、第３図ｂはその
実施例におけるタイミンダチヤート図、第４図は
第３図ａに示した実施例の要部の回路図、第５図
ａ，ｂはそれぞれ第１回目、及び第２回目DMA
転送時における第４図の各部における波形を示す
タイミングチヤート図である。 ３０…転送要求信号作成回路、３１…DMAコ
ントローラ、３２…RAM、３３…TXREQ作成
部、３４…３番地カウントアツプ用TXREQ回
路、３５…１番地カウントアツプ用TXREQ回
路、３６…DMA起動回路、３７…タイミングク
ロツク作成部、３８…切替回路、３９…データラ
ツチ部、４３…TXREQ作成部、４４…３番地カ
ウントアツプ用TXREQ回路、４５…１番地カウ
ントアツプ用TXREQ回路、４６…DMA起動回
路、４６０…DTSET立上り検出回路、４７…タ
イミングクロツク作成回路、４８…切替回路、４
９…データラツチ部。
Claims (1)
- １ データ及びアドレスバスに接続された中央演
算装置とランダムアクセスメモリを少なくとも持
つ計算機システムにおいて、前記中央演算装置か
ら起動信号を受けたのち前記ランダムアクセスメ
モリの連続したアドレスの初期値から特定な最終
値までアドレスを連続的に変化させて前記アドレ
スバスに出力するDMAコントローラと、前記連
続したアドレスによつて指定された前記RAMの
連続した内容が前記データバスに出力されるデー
タのうち連続アドレスではなく且つ一定の配列を
もつたアドレスに対応する特定データをラツチし
て出力装置に転送するラツチ回路と、前記ラツチ
回路で前記特定データをラツチさせるタイミング
クロツク信号の特定の周期以内に少なくとも１回
以上カウントしてそのカウント値に対応したパル
ス幅を持つたパルスを発生させる少なくとも２個
のカウント回路と、前記中央演算装置で起動され
前記アドレスの初期値を前記DMAコントローラ
にセツトするときにパルスを発生させるDMA起
動回路と、前記カウント回路と前記DMA起動回
路の出力信号を合成して前記DMAコントローラ
にアドレスを変更する要求信号を送出する転送要
求信号作成回路と、上記DMAコントローラから
出力される連続したアドレスの特定なビツトを入
力しそのビツト情報で前記カウント回路のどの出
力を前記転送要求信号作成回路に送るかを選択す
る切替回路と、前記タイミングクロツク信号と前
記各カウント回路のタイミングを制御するタイミ
ングクロツク作成回路からなり、連続アドレスで
なく且つ一定の配列をもつたアドレスに格納され
たデータをDMA転送することを特徴とする
DMAによるメモリ読み出し方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP897983A JPH0241059B2 (ja) | 1983-01-21 | 1983-01-21 | Dmanyorumemoryomidashihoshiki |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP897983A JPH0241059B2 (ja) | 1983-01-21 | 1983-01-21 | Dmanyorumemoryomidashihoshiki |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59135530A JPS59135530A (ja) | 1984-08-03 |
| JPH0241059B2 true JPH0241059B2 (ja) | 1990-09-14 |
Family
ID=11707805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP897983A Expired - Lifetime JPH0241059B2 (ja) | 1983-01-21 | 1983-01-21 | Dmanyorumemoryomidashihoshiki |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0241059B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128748U (ja) * | 1985-01-30 | 1986-08-12 |
-
1983
- 1983-01-21 JP JP897983A patent/JPH0241059B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59135530A (ja) | 1984-08-03 |
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