JPH0242263B2 - - Google Patents
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- Publication number
- JPH0242263B2 JPH0242263B2 JP58056616A JP5661683A JPH0242263B2 JP H0242263 B2 JPH0242263 B2 JP H0242263B2 JP 58056616 A JP58056616 A JP 58056616A JP 5661683 A JP5661683 A JP 5661683A JP H0242263 B2 JPH0242263 B2 JP H0242263B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- parallel
- serial conversion
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はフイードバツクを利用するパルス幅変
調方式に係り、特にハードウエアを用いることに
よつてパルス幅変調における処理装置の負担を低
減したパルス幅変調方式に関するものである。
調方式に係り、特にハードウエアを用いることに
よつてパルス幅変調における処理装置の負担を低
減したパルス幅変調方式に関するものである。
従来、パーソナルコンピユータにおいては、オ
ーデイオカセツトのインターフエースにおいて、
よくパルス幅変調方式が使用される。このパルス
幅変調に際しては、送信すべきデータについて並
直列変換後、パルス幅の時間を決定したりその他
変調に伴なう計算等を全てプログラムによつて行
なつていた。その理由として、パルス幅変調にお
いては、伝送すべき出力データにより、伝送速度
が変化してしまうので、ハードウエア的にその処
理を行なうにはタイミングが取りにくいためであ
る。
ーデイオカセツトのインターフエースにおいて、
よくパルス幅変調方式が使用される。このパルス
幅変調に際しては、送信すべきデータについて並
直列変換後、パルス幅の時間を決定したりその他
変調に伴なう計算等を全てプログラムによつて行
なつていた。その理由として、パルス幅変調にお
いては、伝送すべき出力データにより、伝送速度
が変化してしまうので、ハードウエア的にその処
理を行なうにはタイミングが取りにくいためであ
る。
例えば、第１図は従来のパルス幅変調方式の概
略的な構成を示すが、データバス１上において並
列に送られたデータをレジスタ２にセツトして、
これをプログラムにより１ビツトずつ出力して直
列データに変換し、これを上記の如くソフトウエ
アによりパルス幅の時間を計算して、書込みパル
ス変調波を出力し、これをレベル変換器３でレベ
ル変換した後、オーデイオカセツト４に書込み、
パルス幅変調波形を生成していた。
略的な構成を示すが、データバス１上において並
列に送られたデータをレジスタ２にセツトして、
これをプログラムにより１ビツトずつ出力して直
列データに変換し、これを上記の如くソフトウエ
アによりパルス幅の時間を計算して、書込みパル
ス変調波を出力し、これをレベル変換器３でレベ
ル変換した後、オーデイオカセツト４に書込み、
パルス幅変調波形を生成していた。
しかしながら、処理装置内で上記の処理すなわ
ちインターフエース処理を、ソフトウエア的に全
て行なわんとすると、該処理のために処理装置の
処理時間がかなり費やされてしまい、その他の処
理をしなければならない時間が喰われてしまい、
ソフトウエアの効率あるいは処理装置の処理効率
が低下る結果を生じさせていた。
ちインターフエース処理を、ソフトウエア的に全
て行なわんとすると、該処理のために処理装置の
処理時間がかなり費やされてしまい、その他の処
理をしなければならない時間が喰われてしまい、
ソフトウエアの効率あるいは処理装置の処理効率
が低下る結果を生じさせていた。
本発明は上記の従来技術によるパルス幅変調方
式の問題に鑑み、これを解決するもので、本発明
においてはフイードバツク回路を利用することに
よつて、データ伝送速度の変化に応じて、ビツト
出力のタイミングを取り、データの並直列変換を
ハードウエアで行ない、処理装置のインターフエ
ース処理に対する処理時間を低減させるようにし
たフイードバツクを利用するパルス幅変調方式を
提供することを目的としている。
式の問題に鑑み、これを解決するもので、本発明
においてはフイードバツク回路を利用することに
よつて、データ伝送速度の変化に応じて、ビツト
出力のタイミングを取り、データの並直列変換を
ハードウエアで行ない、処理装置のインターフエ
ース処理に対する処理時間を低減させるようにし
たフイードバツクを利用するパルス幅変調方式を
提供することを目的としている。
この目的を達成するために、本発明におけるフ
イードバツクを利用するパルス幅変調方式では、
データの並直列変換回路と、クロツク信号と、上
記並直列変換回路の出力信号が入力され、上記並
直列変換回路の出力信号が「０」のとき「０」を
出力し、上記並直列変換回路の出力信号が「１」
のときクロツク信号の立下り毎にその出力が反転
するフリツプフロツプ回路と、上記並直列変換回
路の出力信号と、上記フリツプフロツプ回路の出
力信号が入力され、これらの論理積が出力される
第１のゲート回路と、上記並直列変換回路の出力
信号と、クロツク信号が入力され、前者の否定と
後者の論理積が出力される第２のゲート回路と、
上記第１のゲート回路と、第２のゲート回路の出
力信号が入力され、これらの論理和が出力される
第３のゲート回路を設け、上記第３のゲート回路
の出力信号を上記並直列変換回路にフイードバツ
クし、データ出力と同期させてこのデータ出力を
パルス幅変調することを特徴とする。
イードバツクを利用するパルス幅変調方式では、
データの並直列変換回路と、クロツク信号と、上
記並直列変換回路の出力信号が入力され、上記並
直列変換回路の出力信号が「０」のとき「０」を
出力し、上記並直列変換回路の出力信号が「１」
のときクロツク信号の立下り毎にその出力が反転
するフリツプフロツプ回路と、上記並直列変換回
路の出力信号と、上記フリツプフロツプ回路の出
力信号が入力され、これらの論理積が出力される
第１のゲート回路と、上記並直列変換回路の出力
信号と、クロツク信号が入力され、前者の否定と
後者の論理積が出力される第２のゲート回路と、
上記第１のゲート回路と、第２のゲート回路の出
力信号が入力され、これらの論理和が出力される
第３のゲート回路を設け、上記第３のゲート回路
の出力信号を上記並直列変換回路にフイードバツ
クし、データ出力と同期させてこのデータ出力を
パルス幅変調することを特徴とする。
本発明の一実施例を、第２図及び第３図にもと
づき説明する。
づき説明する。
第２図は本発明のパルス幅変調方式を実現する
装置の実施例、第３図は第２図の装置の動作を説
明するタイミング図を示す。
装置の実施例、第３図は第２図の装置の動作を説
明するタイミング図を示す。
第２図において、１０は並直列変換回路であつ
て、データバスDB上で並列に送られてきたデー
タを、制御線cl1，cl2，cl3上の制御信号によつて
その出力側TDに直列データに変換して出力する
もの、１１はJKフリツプフロツプ、１２はアン
ドゲート回路、１３は一方が否定入力を有するア
ンドゲート回路、４はオアゲート回路、１５はレ
ベル変換部を夫々示し、前記JKフリツプフロツ
プおよび前記ゲート回路からなるいわば変調回路
を形成する回路にクロツク発生器（図示せず）か
らのクロツクパルスが与えられるようになつて
いる。
て、データバスDB上で並列に送られてきたデー
タを、制御線cl1，cl2，cl3上の制御信号によつて
その出力側TDに直列データに変換して出力する
もの、１１はJKフリツプフロツプ、１２はアン
ドゲート回路、１３は一方が否定入力を有するア
ンドゲート回路、４はオアゲート回路、１５はレ
ベル変換部を夫々示し、前記JKフリツプフロツ
プおよび前記ゲート回路からなるいわば変調回路
を形成する回路にクロツク発生器（図示せず）か
らのクロツクパルスが与えられるようになつて
いる。
本発明のパルス幅変調方式では、オアゲート回
路１４の出力側からフイードバツク回路FBが前
記並直列変換回路１０の送信クロツク入力に
入力されている。これによつて送信すべきデータ
を上記のタイミングで出力している。
路１４の出力側からフイードバツク回路FBが前
記並直列変換回路１０の送信クロツク入力に
入力されている。これによつて送信すべきデータ
を上記のタイミングで出力している。
以上のように構成された第２図の装置の動作を
第３図のタイミング図を参照して説明する。
第３図のタイミング図を参照して説明する。
並直列変換回路１０の入力側のデータバス
DB、例えば８ビツトからなる並列のデータバス
DB0〜DB7上のデータを、制御線cl1〜cl3上の制
御信号によつて直列データに変換する場合の例を
とる。直列に変換されて出力されるべきデータが
第３図ｄに示すように１，０，１，０，０，０，
１，１，０，であるとする。したがつて並直列変
換回路１０のTDの出力側に、第３図ｂに示す如
きデータが１，０，１，０，１，０のような変化
で出力されると、そのデータ出力がJKフリツプ
フロツプ１１のセツト入力Ｓに印加されるので、
第３図ａに示すようなクロツクがJKフリツプ
フロツプ１１のクロツク入力Ｃおよびアンドゲー
ト回路１３の入力の一方に与えられる毎に、該ク
ロツクの「Ｈ」（高）から「Ｌ」（低）への変化時
にJKフリツプフロツプ１１の出力側からのク
ロツクを1/2分周する出力の発生によつて、オ
アゲート回路１４からの出力が並直列変換回路１
０のTC端子にフイードバツクされ、第３図ｃに
示す如き、パルス幅変調されたデータが出力され
る。
DB、例えば８ビツトからなる並列のデータバス
DB0〜DB7上のデータを、制御線cl1〜cl3上の制
御信号によつて直列データに変換する場合の例を
とる。直列に変換されて出力されるべきデータが
第３図ｄに示すように１，０，１，０，０，０，
１，１，０，であるとする。したがつて並直列変
換回路１０のTDの出力側に、第３図ｂに示す如
きデータが１，０，１，０，１，０のような変化
で出力されると、そのデータ出力がJKフリツプ
フロツプ１１のセツト入力Ｓに印加されるので、
第３図ａに示すようなクロツクがJKフリツプ
フロツプ１１のクロツク入力Ｃおよびアンドゲー
ト回路１３の入力の一方に与えられる毎に、該ク
ロツクの「Ｈ」（高）から「Ｌ」（低）への変化時
にJKフリツプフロツプ１１の出力側からのク
ロツクを1/2分周する出力の発生によつて、オ
アゲート回路１４からの出力が並直列変換回路１
０のTC端子にフイードバツクされ、第３図ｃに
示す如き、パルス幅変調されたデータが出力され
る。
すなわち並直列変換回路１０の出力TDが、第
３図ｂの如く、Ｈ（「１」を示す）、Ｌ（「０」を示
す）と変化するが、Ｈのときアンドゲート回路１
２がオンとなり、Ｌのときアンドゲート回路１３
がオンとなる。したがつてＬのときすなわち
「０」が出力されるときアンドゲート回路１３か
らクロツクがそのまま出力され、オアゲート回
路１４をを経由してレベル変換部１５に伝達され
たり、並直列変換回路１０にフイードバツクされ
る。
３図ｂの如く、Ｈ（「１」を示す）、Ｌ（「０」を示
す）と変化するが、Ｈのときアンドゲート回路１
２がオンとなり、Ｌのときアンドゲート回路１３
がオンとなる。したがつてＬのときすなわち
「０」が出力されるときアンドゲート回路１３か
らクロツクがそのまま出力され、オアゲート回
路１４をを経由してレベル変換部１５に伝達され
たり、並直列変換回路１０にフイードバツクされ
る。
そしてＨのときすなわち「１」が出力されると
き、アンドゲート回路１２がオンとなるので、
JKフリツプフロツプ１１の出力が出力されて
オアゲート回路１４に伝達されることになる。
き、アンドゲート回路１２がオンとなるので、
JKフリツプフロツプ１１の出力が出力されて
オアゲート回路１４に伝達されることになる。
ところでこのJKフリツプフロツプ１１の出
力は、並直列変換回路１０のTDがＨレベルのと
き、クロツクの立下り毎にその出力が反転する
ので、クロツクが1/2分周された出力が発生す
ることになる。したがつて、第３図ｂにおける
TDがＨレベルすなわち「１」のときは、第３図
ｃの如くクロツクが1/2分周された出力が生ず
ることになる。
力は、並直列変換回路１０のTDがＨレベルのと
き、クロツクの立下り毎にその出力が反転する
ので、クロツクが1/2分周された出力が発生す
ることになる。したがつて、第３図ｂにおける
TDがＨレベルすなわち「１」のときは、第３図
ｃの如くクロツクが1/2分周された出力が生ず
ることになる。
このようにしてオアゲート回路１４からは、
TDのＨ、Ｌすなわち「１」，「０」に応じてパル
ス変調された第３図ｃに示す出力が発生されるこ
とになる。
TDのＨ、Ｌすなわち「１」，「０」に応じてパル
ス変調された第３図ｃに示す出力が発生されるこ
とになる。
以上述べたように、本発明においてはデータ伝
送速度の変化に追従さてフイードバツク出力によ
りデータビツトの出力タイミングを取りながらデ
ータの並直列変換回路や、クロツクを1/2分周す
るフリツプフロツプ回路、上記並直列変換回路か
らのデータ出力と上記フリツプフロツプ回路の出
力が入力される第１ゲート回路、上記並直列変換
回路からのデータ出力とクロツクが入力される第
２ゲート回路のような簡単な構成のハードウエア
回路を設けることによつて、処理装置内における
インターフエース処理に対するソフトウエア処理
を省き、処理装置の負担を軽くすることが可能と
なる。
送速度の変化に追従さてフイードバツク出力によ
りデータビツトの出力タイミングを取りながらデ
ータの並直列変換回路や、クロツクを1/2分周す
るフリツプフロツプ回路、上記並直列変換回路か
らのデータ出力と上記フリツプフロツプ回路の出
力が入力される第１ゲート回路、上記並直列変換
回路からのデータ出力とクロツクが入力される第
２ゲート回路のような簡単な構成のハードウエア
回路を設けることによつて、処理装置内における
インターフエース処理に対するソフトウエア処理
を省き、処理装置の負担を軽くすることが可能と
なる。
第１図は従来技術によるパルス幅変調方式の概
略図、第２図は本発明によるパルス幅変調方式を
実現する装置の実施例、第３図は第２図の装置の
動作を説明するタイミング図、をそれぞれ示す。 図中、１０は並直列変換回路、１１はJKフリ
ツプフロツプ、１２はアンドゲート回路、１３は
否定入力を有するアンドゲート回路、１４はオア
ゲート回路、１５はレベル変換部、DB0〜DB7は
データバス、cl1〜cl3は制御線、FBはフイードバ
ツク回路、を夫々示す。
略図、第２図は本発明によるパルス幅変調方式を
実現する装置の実施例、第３図は第２図の装置の
動作を説明するタイミング図、をそれぞれ示す。 図中、１０は並直列変換回路、１１はJKフリ
ツプフロツプ、１２はアンドゲート回路、１３は
否定入力を有するアンドゲート回路、１４はオア
ゲート回路、１５はレベル変換部、DB0〜DB7は
データバス、cl1〜cl3は制御線、FBはフイードバ
ツク回路、を夫々示す。
Claims (1)
- 【特許請求の範囲】 １ データの並直列変換回路と、 クロツク信号と、上記並直列変換回路の出力信
号が入力され、上記並直列変換回路の出力信号が
「０」のとき「０」を出力し、上記並直列変換回
路の出力信号が「１」のときクロツク信号の立下
り毎にその出力が反転するフリツプフロツプ回路
と、 上記並直列変換回路の出力信号と、上記フリツ
プフロツプ回路の出力信号が入力され、これらの
論理積が出力される第１のゲート回路と、 上記並直列変換回路の出力信号と、クロツク信
号が入力され、前者の否定と後者の論理積が出力
される第２のゲート回路と、 上記第１のゲート回路と、第２のゲート回路の
出力信号が入力され、これらの論理和が出力され
る第３のゲート回路を設け、 上記第３のゲート回路の出力信号を上記並直列
変換回路にフイードバツクし、データ出力と同期
させてこのデータ出力をパルス幅変調することを
特徴とするフイードバツクを利用するパルス幅変
調方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5661683A JPS59182656A (ja) | 1983-03-31 | 1983-03-31 | フイ−ドバツクを利用するパルス幅変調方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5661683A JPS59182656A (ja) | 1983-03-31 | 1983-03-31 | フイ−ドバツクを利用するパルス幅変調方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59182656A JPS59182656A (ja) | 1984-10-17 |
| JPH0242263B2 true JPH0242263B2 (ja) | 1990-09-21 |
Family
ID=13032193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5661683A Granted JPS59182656A (ja) | 1983-03-31 | 1983-03-31 | フイ−ドバツクを利用するパルス幅変調方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59182656A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2903798B2 (ja) * | 1991-08-29 | 1999-06-14 | 株式会社デンソー | 車両内シリアルデータ通信方式 |
| JP5666813B2 (ja) * | 2010-03-15 | 2015-02-12 | 株式会社テセック | 時間幅測定装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160314A (en) * | 1979-05-29 | 1980-12-13 | Toshiba Corp | Interface circuit of audio cassette tape recorder |
| JPS56149151A (en) * | 1980-04-21 | 1981-11-18 | Furukawa Electric Co Ltd:The | Pulse modulating method |
-
1983
- 1983-03-31 JP JP5661683A patent/JPS59182656A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59182656A (ja) | 1984-10-17 |
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