JPH0243338B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の構造に関するものであ
る。本発明の装置構造は従来構造と比較して、よ
り微細となり、また高速動作を行なうのにより適
したものである。

〔従来の技術〕

第１図に断面構造を示した半導体装置は、半導
体集積回路（IC、LSI）に用いられている従来の
バイポーラ・トランジスタである。

従来のトランジスタの構造は、npnトランジス
タを例にとれば、ｐ型Si基板１１上に設けられた
ｎ型Siエピタキシヤル存１３内にｐ型ベース領域
１４を形成し、さらにベース領域１４内にｎ型エ
ミツタ領域１５を形成することによつて得られ
る。なお、図中で、１２および１２′はn⁺型埋込
み層およびコレクタ電極取り出しn⁺型拡散領域
であり、１６は隣接素子との分離用ｐ型領域であ
る。

〔発明が解決しようとする問題点〕

この様に従来の素子構造では、トランジスタの
活性領域、非活性領域を全てpn接合によつて分
離されているため、主に次の様な欠点がある。

ベース領域中の非活性領域とコレクタ領域と
の容量が大きいため、消費電力が大きく、高速
動作に不向きである。

ベース領域１４、エミツタ領域１５、n⁺型
拡散領域１２′、分離領域１６が、独立した光
学的エツチング工程によつて形成されるため、
互のホトマスクの合わせ精度による余裕を考え
て設計しなければならない。そのため、素子面
積が大きくなる。

上記、において、特にの容量の問題は重
要である。

すなわち、集積回路デバイスの性能を表わす際
の基本的な目安である速度と消費電力とは、使用
するトランジスタの電流値と、この電流で充放電
する必要がある寄生素子をも含めた素子の静電容
量とにより決定される。所定の電流値に対して、
トランジスタを動作させるのに必要が電力の値
は、この容量値に比例するので、容量値が小さけ
れば小さいほどよい。また所定の内部抵抗に対し
て、トランジスタのRC時定数はこの容量に比例
するので、トランジスタの動作速度を高めるに
は、容量値の低減を図らねばならない。

本発明は、従来の半導体装置の上述の欠点を改
善し、消費電力が小さく、高速で、素子面積の小
さなバイポーラトランジスタ等の半導体装置を提
供することにある。

〔問題点を解決するための手段と作用〕

本発明の他の目的は、半導体装置の活性領域外
を酸化膜で分離して寄生容量を減少させ、さらに
耐圧の高い半導体装置を提供することにある。

〔実施例〕

以下、本発明を実施例を参照して詳細に説明す
る。

実施例 １ 第２図に、本発明の半導体装置の第１の実施例
の断面構造を示す。

第１の実施例で示す本発明のバイポーラ型トラ
ンジスタは、多結晶シリコン層２８を用いること
により、非活性ベース領域を絶縁膜２７上に形成
し、上記の従来装置の欠点を無くし、またベー
ス・エミツタ領域を自己整合法により形成し、上
記の従来装置の欠点を無くしている。本発明に
よる素子は、トランジスタの活性領域を凸型にす
ることによつて高速化、微細化を可能にしてい
る。なお、図の構造をnpnトランジスタとすれば
２１，２２，２２′，２３，２６はそれぞれｐ型
Si基板、n⁺型埋込層、n⁺型高濃度領域、ｎ型エ
ピタキシヤル層（以上２２，２２′，２３でコレ
クタ領域）、ｐ型分離領域であり、２４，２５，
２７，２８，２９，２０は、それぞれｐ型ベース
領域、ｎ型エミツタ領域、酸化膜（SiO₂膜等）、
多結晶Siによるｐ型外部ベース領域、層間絶縁膜
（SiO₂膜等）、電極である。

第３図は、本実施例による半導体装置の製造工
程を示したもので、第２図の断面構造になる以前
を示してある。以下製造過程を図番にたがつて説
明する。第３図ａ：ｐ型Si基板３１上にn⁺型埋込
層拡散３２を行いｎ型Siエピタキシヤル層３３を
成長し、ｐ型分離領域３６を形成し、全面にシリ
コン酸化膜以外の絶縁膜、たとえばシリコンちつ
化膜（Si₂N₄）を堆積し、エツチングしてトラン
ジスタの活性部分のみシリコンちつ化膜３０１を
残す。さらに３０１をマスクとしてシリコンエピ
タキシヤル層をエツチングして、活性部分が凸型
となる様にする。このとき、エツチングにより、
マスク３０１の端部より内側にシリコン層が入り
込む様にする。その後、熱酸化により、酸小膜３
７を形成し、さらに金属等３０２を蒸着する。こ
のとき、マスク３０１の下部に形成されていた酸
化膜には金属３０２に覆われない様にする。

第３図ｂ：エツチングによりマスク３０１の下
部で３０２に覆われていない部分の酸化膜を除去
し、さらにマスク３０１を除去し全面に多結晶シ
リコン層を形成し、ｐ型不純物を拡散し、パター
ンニングして外部ベース領域３８をさくる。この
時点で、エピタキシヤル層の凸部の側面のみが多
結晶シリコン層と接している。なお、全面に多結
晶層を堆積するかわりに、選択エピタキシヤル法
によりシリコン層３８を形成することも可能であ
り、この場合にはシリコン層のパターンニングが
不必要となる。次に層間絶縁膜としてSiO₂膜３
９を堆積する。

第３図ｃ：活性領域上のちつ化膜３０１、多結
晶シリコン３８、酸化膜３９をリフトオフ法によ
り除去し、ｐ型不純物を拡散して内部ベース領域
３４を形成する。次に熱酸化を行い、外部ベース
領域３４′を酸化する。

第３図ｄ：ｎ型エミツタ領域３５を形成する。
その後コレクタ領域、ベース領域のコンタクト穴
を開け、電極を蒸着することにより、第２図に示
した素子が形成できる。

実施例 ２ 第４図は、本発明による装置構造を、集積注入
論理回路（IIL回路）に応用した実施例である。
図に示した様にIIL回路は、第２図で、エピタキ
シヤル層２３をエミツタ、２５をコレクタとすれ
ば容易に構成できる。

なお、図中で４１はｐ型Si基板、４２はｎ型埋
込層、４３はｎ型エピタキシヤル層、４４はｐ型
領域、４５はｎ型領域、４７は酸化膜、４８は多
結晶シリコン層（ｐ型）、４９は層間絶縁膜、４
０は電極、Ｉはインジエクタ端子、Ｂはベース端
子、C₁，C₂はコレクタ端子である。

実施例 ３ 第５図は、本発明による装置構造を実現するた
めの、他の製造方法を示したものである。以下製
造方法を示す。

第５図ａ：ｐ型Si基板５１上にn⁺型埋込層５２
を構け、ｎ型Siエピタキシヤル層５３を成長し、
またｐ型分離領域５６を形成する。エピタキシヤ
ル層上に、シリコン酸化層５０１、シリコンちつ
化膜５０２、低抵抗多結晶シリコン層（ｐ型でも
ｎ型でも可であるが、ここでは高濃度のリン原子
が含まれているものとする）５０３、高濃度ガラ
ス層（ここではリンガラスとする）５０４を堆積
し、ホト・エツチングにより図の様にパターンニ
ングし、さらにこの多層膜をマスクとしてシリコ
ンエピタキシヤル層を凸型にエツチングする。次
に高温で熱酸化することによつて酸化膜５０６を
形成し、さらに上面より高真空中で金属物質等を
蒸着することにより５０５を形成する。このとき
５０５は、多層膜のオーバーハング部には蒸着さ
れない。

第５図ｂ金属物質５０５をマスクしてエツチン
グを行い、凸型の端部の酸化膜を除去する。その
後５０５を除去し、全面に、高抵抗の多結晶シリ
コン５０７を堆積し、高温で処理すると、多結晶
膜５０７の中で多層膜中の５０３，５０４から拡
散された領域５０８（主に凸部の上面と端部のみ
が低抵抗となる。次にエツチング液（たとえば、
弗酸、硝酸、氷酢酸の混液）により５０８のみを
除去する。

第５図ｃ：シリコンちつ化膜５０２の端部をエ
ツチング（サイド・エツチ）する。次に多結晶シ
リコン５０７にｐ型不純物を拡散するとともに、
ベース電極引出し領域５０９を形成し、その後層
間絶縁膜５１０を形成する。

第５図ｄ：５１０をマスクとし、高濃度ガラス
層５０４、低抵抗多結晶層５０３を除去し、さら
に熱酸化して層間絶縁膜５１０を厚く形成する。
全面にｐ型不純物をイオン打込みし、ベース領域
５１１を形成する。

第５図ｅ：シリコンちつ化膜５０２を除去し、
ｎ型不純物をイオン打込みして、エミツタ領域５
１２を形成する。

第５図ｆ：酸化膜５０１を除去し、さらに、酸
化膜５０６，５１０の一部を除去して、電極５１
３，５１４，５１５を形成する。５１３をエミツ
タ、５１４をベース、５１５をコレクタとすれ
ば、本発明による装置構造が形成できる。

以上に述べた実施例１、２、３の特徴は以下の
とおりである。

シリコンエピタキシヤル層で凸型にエツチン
グした個所をつくることにより、外部ベース領
域を酸化膜上に形成し、高速化を計つている。

内部ベースとエミツタを自己整合法により製
作する。

第３図ｃの３４′部の熱酸化膜を厚くするこ
とにより、ベース・エミツタ耐圧を上げる。な
お、本発明の素子で、導電型をｐ、ｎ逆にして
も動作は同じである。また、素子間分離領域
（第３図ａの３６など）を酸化膜で行つてもよ
い。

実施例 ４ 第６図は、本発明の半導体装置の第４の実施例
によるバイポーラ型トランジスタの素子構造の断
面積である。ｐ型Si基板６１上にｎ型埋込み層６
２が形成され、６２上には一部開孔された酸化膜
６７が形成されている。６７および６２上にはそ
れぞれ多結晶シリコン及び単結晶シリコン層が設
けられており、ｎ型単結晶シリコン層部６３，６
３′とｎ型埋込層６２をコレクタ領域、６４をベ
ース領域、６５をエミツタ領域とするバイポー
ラ・トランジスタを構成する。なお領域６６は、
多結晶シリコンを部分的に酸化することによつて
形成された分離領域である。この様に、本実施例
によるバイポーラトランジスタは、外部ベース領
域が酸化膜６７上にあるため、従来の素子に比べ
て、著しくベース・コレクタ間容量が減少してい
る。本実施例のトランジスタの製造工程を第７図
に示す。ｐ型Si基板７１中にｎ型層７２を形成す
る。次に基板表面に絶縁性膜たとえばシリコン酸
化膜７７を形成し、その一部を開孔する、その後
基板全面にｎ型エピタキシヤル層７３を形成する
（第７図ａ）。このとき、酸化膜７７上は多結晶シ
リコン層、基板結晶が露出している部分には単結
晶シリコン層が堆積される。なお、エピタキシヤ
ル成長条件に、選択性を持たせることにより、表
面に堆積される多結晶と単結晶層の膜厚を制御
し、表面を平坦化することもできる。その後シリ
コン堆積層７３中の一部を酸化し、分離領域７６
を形成する。なお、分離領域は、pn接合で形成
することも可能である。その後、ベース抵抗減少
のためのｐ型高濃度拡散領域７４′、内部ベース
領域７４を形成する（第３図ｂ）。次にｎ型領域
７５を形成し、エミツタ領域とする。なお、この
とき、コレクタ取出し領域７３′に高濃度ｎ型層
を同時に形成すれば通常のトランジスタとなり、
ｎ型層を形成しなげれば、シヨトキー型トランジ
スタが製造できる（第３図ｃ）。その後、パシベ
ーシヨン膜７０を形成し、電極の配線７８，７
９，８０を行うことにより、本発明のトランジス
タが製作できる。なお、エピタキシヤル成長時に
絶縁膜７７上にシリコン層を堆積させない場合、
または、７７上のシリコン層を後にエツチングし
て除去すれば、７６の分離領域は不必要となる。

第８図、第９図は、本発明の半導体装置構造の
バイポーラトランジスタにおいて耐圧を増加させ
た素子構造の実施例を示したものである。

実施例 ５（第８図） ｐ型Si被板８１上にｐ型エピタキシヤル層８２
を成長させる。ｎ型埋込層８３とｎ型領域８３′
とにより、他素子とコレクタ領域を分離する。ま
た領域８４はコレクタ領域であり、低濃度のｎ型
導電領域である。さらにエピタキシヤル層８４，
８２上に一部穴開けした酸化膜８９を形成し、さ
らにｎ型層を堆積し、その中の形成したｐ型領域
８６をベース、ベース領域内に形成したｎ型領域
８７をエミツタ、ｎ型領域８３′，８３，８４，
８５，８５′をコレクタとすればnpnトランジス
タが構成できる。この構造は第６図の素子構造と
異り、コレクタ領域を厚いためにトランジスタの
耐圧が増加する。なお、８８は酸化膜による分離
領域である。

実施例 ６ 同様に高耐圧トランジスタは、ｎ型エピタキシ
ヤル層を用いることによつても製作できる。第９
図はその断面図であり、ｎ型層９２は、ｐ型Si基
板９１上に成長させたエピタキシヤル層である。
９３は、n⁺型型埋込層であり、当素子構造では、
隣接素子とのｐ型分離領域９０が必要となる。酸
化膜９９を形成した後の製作工程は、第８図の場
合と同様である。なお、９２，９３，９５，９
５′はｎ型コレクタ領域、９６はｐ型ベース領域、
９７はｎ型エミツタ領域、９８は酸化膜分離領域
である。

実施例 ７ 本発明による半導体装置の素子構造を、IIL回
路（集積注入論理回路）に応用した場合の実施例
を第１０図に示す。ｐ型Si基板１０１内に形成し
たｎ型埋込層１０２上に一部穴開けした酸化膜１
０７を形成し、その上にシリコンｎ型層を堆積す
る。シリコンｎ型層の一部を酸化し、分離領域１
０８を形成する。ｐ型不純物を１０６，１０４に
拡散し、インジエクタ領域、ベース領域を形成す
る。ベース領域１０４中にｎ型領域１０５を形成
しnpn逆トランジスタのコレクタ領域を形成すれ
ばnpnトランジスタの外部ベース領域が酸化膜上
につくられたIIL回路が構成できる。なお、１０
３′はラテラルpnpトランジスタのベースリ領域
である。又、１０３はＮ型領域である。この様に
して構成されたIIL回路は、次の特長を有する。

外部ベース領域がエミツタ領域に直接接して
いないため、コレクタ面積とベース面積比が大
きくなり、逆方向電流増幅率が大きい。

外部ベース領域が酸化膜上にあるため、ベー
スエミツタ間容量が少く高速動作が期待でき
る。

実施例 ８ 第１１図は、一部穴開けした酸化膜１１０上の
堆積層を、選択エピタキシヤル法によつて形成し
たときのバイポーラトランジスタの素子構造の実
施例を示したものである。製造工程は第７図の場
合と同様であるが、本素子は酸化膜上にもシリコ
ン単結晶層が形成されているため、堆積層中の結
晶欠陥が少く、また分離領域がエピタキシヤル成
長時に同時に形成されるため、高密度化が出来
る。なお、１１１，１１２はｐ型基板及びｎ型埋
込層であり、１１０，１１９は酸化膜、１１３′，
１１２，１１３はコレクタ領域、１１４，１１５
はそれぞれベース領域、エミツタ領域であり、１
１６，１１７，１１８は各領域の電極である。

以上述べた如く、実施例４、５、６、７、８に
よれば、ベース容量を減少できるため高速度で動
作するトランジスタが製作でき、また耐圧の高い
トランジスタと、高速動作のIIL回路を同一チツ
プ内に構成できる。

以上の実施例の特徴は、基板上に一部穴開けし
た酸化膜を設け、その上に通常または選択エピタ
キシヤル法によつてシリコン層を堆積し、その中
にベース・エミツタ領域を形成することによつて
高速のトランジスタを得る素子構造である。

なお、以上の実施例でｐ型導電層とｎ型導電層
を逆にした場合も同様の動作ができる。また、酸
化膜上のエピタキシヤル層をｐ型とした場合に
は、ベース拡散工程が省略できる。

実施例 ９ 第１２図ａの低抵抗Ｎ型Si基板１２１上に熱酸
化SiO₂膜１２２、引き続きCVD Si₂N₄膜１２３
を形成する。この二層構造絶縁膜の一部にホトエ
ツチング法で開孔部１２４を設ける。その後、
SiCl、H₂、HClの混合ガスを用いてSi薄膜をエ
ピタキシヤル成長させると、開孔部１２４にのみ
選択的に単結晶Siが形成される。エピタキシヤル
層の導電型は基板と同じくＮ型になつている。絶
縁膜の厚さより厚くエピタキシヤル層が成長する
と、第１２図ｂに示すように絶縁膜表面に沿つて
単結晶Siのオーバーハング１２５が成長する。こ
のオーバーハングの長さは絶縁膜の厚さと開孔部
上に成長させたSiエピタキシヤル層の厚さの差に
ほぼ等しく、エピタキシヤル膜厚の制御により、
オーバーハングの長さを制御することが可能であ
る。こうして得られた選択成長Siエピタキシヤル
膜表面に再び熱酸化膜１２６を形成する。その
後、Si₂N₄膜のみを化学処理液（たとえば160℃
のリン酸）でエツチングを行なうと、第１２図ｃ
に示すごとくSiエピタキシヤル膜のオーバーハン
グ下部に間隙１２７が形成される。選択エピタキ
シヤル成長により再びSiの単結晶層１２８を形成
する。この層の導電型は、最初の成長層と反対の
導電型で、たとえばｐ型とする。またこの場合に
もオーバーハングが形成されるまでエピタキシヤ
ル層１２８の厚みを増加する。次に第１２図ｄに
示す様に選択エピタキシヤル層表面の酸化膜の一
部に開孔部１２９を設け、この開孔部を通してイ
オン打込み法あるいは熱拡散法によりｐ型不純物
を導入してｐ型導電層１３０を形成する。このｐ
型導電層１３０の不純物濃度は、ｐ型導電層１２
８より低いものとする。さらに引続き、開孔部を
通してＮ型不純物をイオン打込みあるいは熱拡散
法で導入して、高濃度のｎ型導電極１３１を形成
する。こうして形成された各層は、パイポーラト
ランジスタのコレクタ（基板直上の選択エピタキ
シヤル層１２０）、ベース（ｐ型導電層１３０）、
ベース電極形成用外部ベース（ｐ型エピタキシヤ
ル層１２８）およびエミツタ（ｎ型導電層１３
１）として、それぞれ動作する。通常のAlを主
とする電極金属を蒸着後、ホトエツチング法で電
極パターンを形成して、それぞれエミツタ電極１
３２、ベース電極１３３となし、基本的なバイポ
ーラトランジスタが完成する。本トランジスタの
特徴は、ベース電極引出しのための外部ベースが
絶縁膜上に形成されるため、コレクタ・ベース間
容量が小さくし得ること、隣接トランジスタ間の
アイソレーシヨンが自動的に行なえること、エピ
タキシヤル基板には通常のSi単結晶ウエーハを使
用できること、SOS構造よりもSiエピタキシヤル
層の結晶性が大幅に向上するために素子特性が改
善されることにあり、高速高集積密度の素子実現
に適している。

実施例 10 第１３図は縦型接合型電界効果トランジスタの
例で、第１２図はｐ型導電層１３０の工程を除い
て第１２図の構造と同じになつている。この場
合、ｐ型導電層１２８はゲート、ｎ型導電層１３
１′はソース、基板１２１はドレインとして動作
する。チヤネル幅は絶縁膜の開孔部１２４の幅で
基定されるため、0.5μｍ以下に制御することも可
能で、従来実現困難であつたノーマリオフ型動作
の素子も容易に得られ、高速、低消費電力、高集
積素子の実現に極めて有用である。

実施例 11 第１４図はMOS型電界効果トランジスタの例
について示したもので、第１２図ｃの工程に引き
続き、CVD法とホトエツチング法で多結晶Siゲ
ート１３４を形成する。その後表面から全面にイ
オン打込みでｐ型不純物を打込み、選択エピタキ
シヤル層１２０の、多結晶Siゲート直下以外のオ
ーバーハング領域にｐ型導電層１３５を形成す
る。この導電層の不純物濃度は選択エピタキシヤ
ル層１２８の濃度とほぼ等しくする。Alを主と
する電極を形成して、ゲート１３６、ドレイン１
３７、ソース１３８とする。この例ではｐチヤネ
ルトランジスタについて述べたが、Ｎチヤネルト
ランジスタについては、各工程の不純物導電型を
逆にすればよい。本トランジスタ構造でも、ソー
スおよびドレインは絶縁膜上に形成されているた
め、寄生容量が減少し、高速化が容易になる。

実施例 12 他の実施例としてI²Lへの適用例を第１５図に
し示す。第１５図ａは第１２図ｃと同じ工程を示
すが、隣接トランジスタ間の距離を縮めて外部ベ
ース層１３６が連なつた構造になつている。次に
第１５図ｂで、一対の片側のトランジスタ表面の
酸化膜の一部を除去して、選択エピタキシヤル層
１２０の表面に露出部１４０を形成する。その後
イオン打込みあるいは熱拡散法でｐ型不純物を拡
散し、ｐ型導電層１４１を形成する。引き続き、
第１２図ｄの工程と同じく、他方のエピタキシヤ
ル層表面の酸化膜に開孔部１４２を設け、ｐ型不
純物およびｎ型不純物をイオン打込みし、それぞ
れｐ型導電層１４３、ｎ型導電層１４４を形成す
る。その後Alを主体とする電極を設けて、イン
ジエクタのエミツタ１４７、インジエクタのコレ
クタおよび逆方向動作トランジスタのベース１４
５、および逆方向動作トランジスタのコレクタ１
４６とする。インジエクタのベースおよび逆方向
動作トランジスタのエミツタはエピタキシヤル基
板からとする。本発明によりインジエクタのベー
ス幅は、従来のラテラルトランジスタに比して狭
く制御することが容易なため、インジエクタから
逆方向動作トランジスタのベースへの電流注入効
率が向上し、低消費電力化に対するメリツトは大
きい。またベースの寄生容量も小さいため、高速
動作の改善も著しい。

〔発明の効果〕

以上述べてきた如く、本発明は従来と全く異な
つた構造で高速動作、高集積度、低価格のトラン
ジスタおよび集積回路の実現を容易ならしめ、か
つ各種トランジスタ実現のための基本技術を提供
し得るため、そのメリツトは大きい。

以上の各実施例１〜12においては、主に半導体
としてSiを用いた例を示したが、GaAs等の他の
半導体を用いても本発明の装置を実現できる。
又、各実施例でのｐ型、ｎ型の導電型を逆に用い
ることができることは勿論である。

【図面の簡単な説明】

第１図は従来の半導体装置の１例としてバイポ
ーラトランジスタの構造を示す断面図、第２図は
本発明の半導体装置の１実施例であるバイポーラ
トランジスタの構造を示す断面図、第３図は第２
図のトランジスタの製造工程を示す断面図、第４
図は本発明の半導体装置の１実施例であるIILの
構造を示す断面図、第５図は第２図のトランジス
タの他の製造工程を示す断面図、第６図は本発明
の他の実施例であるバイポーラトランジスタの構
造を示す断面図、第７図は第６図のトランジスタ
の製造工程を示す断面図、第８図、第９図、第１
０図、第１１図、第１２図、第１３図、第１４
図、第１５図は本発明の半導体装置の別の実施例
を示す断面図である。 ２１……ｐ型Si基板、２２……ｎ型埋込層、２
３……ｎ型Siエピタキシヤル層（コレクタ領域）、
２４……ｐ型ベース領域、２５……ｎ型エミツタ
領域、２６……ｐ型分離領域、２７……絶縁膜
（SiO₂等）、２８……多結晶Si（外部ベース領域）、
２９……絶縁膜（SiO₂等）。

Claims (1)

【特許請求の範囲】
1. １ 単結晶半導体基体表面領域の所定部分をエツ
   チングして形成された第１および第２の凸部およ
   び低部と、該低部の底部に沿い、上記第１および
   第２の凸部の側部に延伸する第１の絶縁膜と、上
   記第１の凸部内に形成された第１導電形を有する
   第１領域と、上記第１領域の上面および下面にそ
   れぞれ接して形成された上記第１導電形とは逆の
   第２導電形を有する第２および第３領域と、上記
   第２の凸部の互いに対向する側部に沿つて上記第
   ２の凸部内に互いに離間して形成された上記第１
   導電形を有する第４および第５領域と、上記第４
   および第５領域の間に介在し、上記第４および第
   ５領域と接する上記第２導電形を有する第６領域
   と、上記第１の絶縁膜の表面に沿つて形成され、
   上記第１および第４領域と電気的に接続された上
   記第１導電形を有する低抵抗の多結晶半導体膜
   と、該多結晶半導体膜の上に形成された第２の絶
   縁膜を、少なくとも有することを特徴とする半導
   体装置。