JPH0243376B2 - - Google Patents
Info
- Publication number
- JPH0243376B2 JPH0243376B2 JP14433285A JP14433285A JPH0243376B2 JP H0243376 B2 JPH0243376 B2 JP H0243376B2 JP 14433285 A JP14433285 A JP 14433285A JP 14433285 A JP14433285 A JP 14433285A JP H0243376 B2 JPH0243376 B2 JP H0243376B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- code
- law
- pcm
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012937 correction Methods 0.000 claims description 22
- 230000000295 complement effect Effects 0.000 claims description 16
- 230000003044 adaptive effect Effects 0.000 claims description 14
- 238000001514 detection method Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 4
- 238000012545 processing Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
Landscapes
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
〔概 要〕
μ―則及びＡ―則PCMコードの類似性を利用
し、PCMコードの形式により符号化補正の容易
な型に変換して補正後元の型に逆変換する。
し、PCMコードの形式により符号化補正の容易
な型に変換して補正後元の型に逆変換する。
本発明は例えば32KbpsADPCM方式に係り、
特にタンデム接続に於ける符号化補正回路で、μ
―則及びＡ―則の何れにも対応出来る符号化補正
回路に関するものである。
特にタンデム接続に於ける符号化補正回路で、μ
―則及びＡ―則の何れにも対応出来る符号化補正
回路に関するものである。
従来の符号化補正方式はソフトウエアにより処
理する場合には時間がかかり、ハードウエアによ
り処理する場合には回路規模が大きくなると云う
欠点があり、此の改善が強く求められていた。
理する場合には時間がかかり、ハードウエアによ
り処理する場合には回路規模が大きくなると云う
欠点があり、此の改善が強く求められていた。
第３図ａは従来のADPCM方式に於ける符号
器、第３図ｂは復号器の一例を夫々示すブロツク
図である。
器、第３図ｂは復号器の一例を夫々示すブロツク
図である。
図中、１は伸長回路、２は量子化器、３は逆量
子化器、４は予測器、５，６は夫々演算器、１０
は逆量子化器、１１，１４は夫々演算器、１２は
圧縮回路、１３は伸長回路、１５は量子化器、１
６は符号化補正回路、１７は予測器である。尚以
下全図を通じ同一記号は同一対象物を表す。
子化器、４は予測器、５，６は夫々演算器、１０
は逆量子化器、１１，１４は夫々演算器、１２は
圧縮回路、１３は伸長回路、１５は量子化器、１
６は符号化補正回路、１７は予測器である。尚以
下全図を通じ同一記号は同一対象物を表す。
第３図ａの符号器の動作の概要を述べる。
PCMコードＳは伸長回路１に於いてリニアコ
ードSLとなり、演算器５に於いて予測値SEとの
差分をとられて誤差信号Ｄとなる。誤差信号Ｄは
量子化器２に於いてADPCMコードＩに量子化さ
れて出力される。
ードSLとなり、演算器５に於いて予測値SEとの
差分をとられて誤差信号Ｄとなる。誤差信号Ｄは
量子化器２に於いてADPCMコードＩに量子化さ
れて出力される。
一方ADPCMコードＩは逆量子化器３に入力さ
れて再生誤差信号DQとなり、演算器６に於いて
予測値SEと加算されて再生信号SRとなる。
れて再生誤差信号DQとなり、演算器６に於いて
予測値SEと加算されて再生信号SRとなる。
再生誤差信号DQと再生信号SRは予測器４に入
力されて次サンプルに対する予測値SEを出力す
る。
力されて次サンプルに対する予測値SEを出力す
る。
第３図ｂの復号器の動作の概要を述べる。
ADPCMコードＩは逆量子化器１０で再生誤差
信号DQとなり、予測器１７へ入力される。
信号DQとなり、予測器１７へ入力される。
一方再生誤差信号DQは予測器１７出力の予測
値SEと演算器１１で加算され再生信号SRとな
る。再生信号SRは圧縮回路１２でPCMコード
SPとなると共に予測器１７へ入力されて次サン
プルに対する予測値SEの計算に使用される。
値SEと演算器１１で加算され再生信号SRとな
る。再生信号SRは圧縮回路１２でPCMコード
SPとなると共に予測器１７へ入力されて次サン
プルに対する予測値SEの計算に使用される。
復号器に於ける此処迄の処理は符号化補正なし
の処理でPCMコードSPが復号器出力となる。
の処理でPCMコードSPが復号器出力となる。
此の場合PCMコードＳ→ADPCMコードＩ→
PCMコードSPという変換の過程で、PCMコー
ドＳとPCMコードSPの間に“±１”のずれが生
ずることが知られており、此の結果、PCM→
ADPCM→PCMと云う接続を多段階行うと著し
く伝送特性が劣化する。
PCMコードSPという変換の過程で、PCMコー
ドＳとPCMコードSPの間に“±１”のずれが生
ずることが知られており、此の結果、PCM→
ADPCM→PCMと云う接続を多段階行うと著し
く伝送特性が劣化する。
此れを補正する目的でトランスコーデイングが
行われている。
行われている。
此のトランスコーデイングの一般的手法が第３
図ｂの右半分に示されている。
図ｂの右半分に示されている。
即ち、PCMコードSPは伸長回路１３、演算器
１４、及び量子化器１５に於いて符号器と同じ処
理を受けてADPCMコードIXとなり、本復号器
に入力されたADPCMコードＩ及びPCMコード
SPと共に符号化補正回路１６に入力され、此処
で補正されたPCMコードSDが出力される。
１４、及び量子化器１５に於いて符号器と同じ処
理を受けてADPCMコードIXとなり、本復号器
に入力されたADPCMコードＩ及びPCMコード
SPと共に符号化補正回路１６に入力され、此処
で補正されたPCMコードSDが出力される。
第４図は符号化補正のアルゴリズムを示すもの
である。
である。
ADPCMコードＩとADPCMコードIXの符号
ビツトを反転したものであるIMとIDの大小比較
により、一つ正極側のPCMコードSP‖になる
か、一つ負極側のPCMコードSP‖になるか、又
元の侭のPCMコードSPであるかが決定され、第
４図ａに示すμ―則及び第４図ｂに示すＡ―則の
対応図の様に補正される。
ビツトを反転したものであるIMとIDの大小比較
により、一つ正極側のPCMコードSP‖になる
か、一つ負極側のPCMコードSP‖になるか、又
元の侭のPCMコードSPであるかが決定され、第
４図ａに示すμ―則及び第４図ｂに示すＡ―則の
対応図の様に補正される。
然しながら、従来のハードウエアに依る処理回
路ではμ―則、Ａ―則毎に個別に処理回路を設け
る為符号化補正回路の回路規模が大きくなると云
う欠点があり、一方ソフトウエアによる処理の場
合には処理時間が大変長くなると云う欠点があつ
た。
路ではμ―則、Ａ―則毎に個別に処理回路を設け
る為符号化補正回路の回路規模が大きくなると云
う欠点があり、一方ソフトウエアによる処理の場
合には処理時間が大変長くなると云う欠点があつ
た。
本発明の目的はμ―則及びＡ―則を共通処理す
ることによりハードウエア規模の小さい符号化補
正回路を提供することである。
ることによりハードウエア規模の小さい符号化補
正回路を提供することである。
上記の問題点は適応差分PCM方式の適応差分
復号器におけるPCMコードの符号化補正回路に
おいて、 該符号化補正回路にはPCMコードのＡ―則か
μ―則かを示す形式指示信号LAWと、適応差分
PCMコードＩと、該適応差分PCMコードＩを適
応差分復号したPCMコードSPと、該PCMコー
ドSPを再度適応差分符号化した再適応差分PCM
コードIXが入力され、 該形式指示信号LAWと該PCMコードSPの内
の符号ビツトの正負により該符号ビツトを除くデ
ータビツトを反転する第一の補数回路２３と、 該補数回路２３出力のオール“０”およびオー
ル“１”を検出する検出回路２４と、前記適応差
分PCMコードＩと前記再適応差分PCMコードIX
とを比較する比較回路２８と、 該比較回路２８出力と該検出回路２４出力によ
り“１”または“１”または“−１”の内の何れ
かを該補数回路２３の出力に加算する加算回路２
５と、 前記形式指示信号LAWと前記符号ビツトと該
加算回路２５の出力の内の符号ビツトにより該加
算回路２５の出力の内の符号ビツトを除く各デー
タビツトの反転が制御され符号補正されたPCM
コードSDを出力する第二の補数回路２９とから
構成されたことを特徴とする符号化補正回路によ
り解決される。
復号器におけるPCMコードの符号化補正回路に
おいて、 該符号化補正回路にはPCMコードのＡ―則か
μ―則かを示す形式指示信号LAWと、適応差分
PCMコードＩと、該適応差分PCMコードＩを適
応差分復号したPCMコードSPと、該PCMコー
ドSPを再度適応差分符号化した再適応差分PCM
コードIXが入力され、 該形式指示信号LAWと該PCMコードSPの内
の符号ビツトの正負により該符号ビツトを除くデ
ータビツトを反転する第一の補数回路２３と、 該補数回路２３出力のオール“０”およびオー
ル“１”を検出する検出回路２４と、前記適応差
分PCMコードＩと前記再適応差分PCMコードIX
とを比較する比較回路２８と、 該比較回路２８出力と該検出回路２４出力によ
り“１”または“１”または“−１”の内の何れ
かを該補数回路２３の出力に加算する加算回路２
５と、 前記形式指示信号LAWと前記符号ビツトと該
加算回路２５の出力の内の符号ビツトにより該加
算回路２５の出力の内の符号ビツトを除く各デー
タビツトの反転が制御され符号補正されたPCM
コードSDを出力する第二の補数回路２９とから
構成されたことを特徴とする符号化補正回路によ
り解決される。
本発明に依るとμ―則及びＡ―則PCMコード
の類似性を利用する。
の類似性を利用する。
即ち、第４図に於いて例えば、N0の項の＋３
は、μ―則のSPでは、11111101であり、一方Ａ
―則のSPでは、10000010である。従つて先頭の
符号ビツトの１を除く７ビツトは０と１を取り替
えればμ―則はＡ―則へとなり、逆にＡ―則はμ
―則となる。此の様なμ―則及びＡ―則PCMコ
ードの類似性を利用する。
は、μ―則のSPでは、11111101であり、一方Ａ
―則のSPでは、10000010である。従つて先頭の
符号ビツトの１を除く７ビツトは０と１を取り替
えればμ―則はＡ―則へとなり、逆にＡ―則はμ
―則となる。此の様なμ―則及びＡ―則PCMコ
ードの類似性を利用する。
即ち、PCMコードの形式により符号化補正の
容易な型に変換して補正後元の型に逆変換する様
にすることにより、回路規模が大幅に縮小される
と共にシステムの汎用性が大きくなると云う利点
が生まれる。
容易な型に変換して補正後元の型に逆変換する様
にすることにより、回路規模が大幅に縮小される
と共にシステムの汎用性が大きくなると云う利点
が生まれる。
第１図は本発明に依る符号化補正回路の一実施
例を示す図である。
例を示す図である。
第２図ａはPCMコード、第２図ｂはADPCM
コードのビツト構成を夫々示す。
コードのビツト構成を夫々示す。
図中、２０，２１，２２は夫々ラツチ回路、２
３は補数回路、２４はオール“０”及び“１”検
出回路、２５は加算回路、２６，２７は夫々イン
バータ、２８は比較器、２９は補数回路である。
３は補数回路、２４はオール“０”及び“１”検
出回路、２５は加算回路、２６，２７は夫々イン
バータ、２８は比較器、２９は補数回路である。
以下図に従つて本発明の詳細を説明する。
PCMコードSPはラツチ回路２０に格納され、
ADPCMコードＩはラツチ回路２２に格納され、
ADPCMコードIXはラツチ回路２１に格納され
る。
ADPCMコードＩはラツチ回路２２に格納され、
ADPCMコードIXはラツチ回路２１に格納され
る。
PCMコードSPは補数回路２３に於いて、
PCMコードの形式指定信号LAWと符号ビツトと
のEOR出力により、符号ビツト以外の７ビツト
を反転するか否かが決定される。尚補数回路２３
はａからｈ迄の８個のEORゲートから構成され、
ａのEORゲートは符号用、ｂ〜ｈ迄の７個の
EORゲートは信号ビツト用である。
PCMコードの形式指定信号LAWと符号ビツトと
のEOR出力により、符号ビツト以外の７ビツト
を反転するか否かが決定される。尚補数回路２３
はａからｈ迄の８個のEORゲートから構成され、
ａのEORゲートは符号用、ｂ〜ｈ迄の７個の
EORゲートは信号ビツト用である。
即ち、μ―則の場合、LAW＝“０”で、符号ビ
ツトｓが“１”の時には符号ビツトｓ以外の７ビ
ツトは反転される。
ツトｓが“１”の時には符号ビツトｓ以外の７ビ
ツトは反転される。
Ａ―則の場合、LAW＝“１”で、符号ビツトｓ
が“０”の時には符号ビツトｓ以外の７ビツトは
反転される。
が“０”の時には符号ビツトｓ以外の７ビツトは
反転される。
此の結果、両形式のPCMコードは最負極性コ
ードは“00000000”となり、最正極性コードは
“11111111”となり、補正が容易に行われうる。
ードは“00000000”となり、最正極性コードは
“11111111”となり、補正が容易に行われうる。
補数回路２３の出力はオール“０”及び“１”
検出回路２４と加算回路２５へ入力される。なお
オール“０”及び“１”検出回路２４は図から判
る様にオール“０”検出回路２４ａ（オア回路）
と、オール“１”検出回路２４ｂ（ナンド回路）
から構成され、夫々の出力は加算回路２５へ入
る。
検出回路２４と加算回路２５へ入力される。なお
オール“０”及び“１”検出回路２４は図から判
る様にオール“０”検出回路２４ａ（オア回路）
と、オール“１”検出回路２４ｂ（ナンド回路）
から構成され、夫々の出力は加算回路２５へ入
る。
一方ラツチ回路２１に格納されたADPCMコー
ドIXは其の符号ビツトｓのみがインバータ２６
により反転されてIDとなり、ラツチ回路２２に
格納されたADPCMコードＩは其の符号ビツトｓ
のみがインバータ２７により反転されてIMとな
る。
ドIXは其の符号ビツトｓのみがインバータ２６
により反転されてIDとなり、ラツチ回路２２に
格納されたADPCMコードＩは其の符号ビツトｓ
のみがインバータ２７により反転されてIMとな
る。
此のIMとIDは共に比較器２８に入り、此処で
其の大小が比較される。
其の大小が比較される。
加算回路２５は符号ビツト用の加算器HA、信
号ビツト用の７個の加算器FA、アンドゲート２
５ａと２５ｂ、及びオアゲート２５ｃから構成さ
れており、加算回路２５に於いてオール“０”及
び“１”検出回路２４と比較器２８の出力から
“１”、“０”、“−１”の内の何れかを補数回路２
３の出力に加算する。
号ビツト用の７個の加算器FA、アンドゲート２
５ａと２５ｂ、及びオアゲート２５ｃから構成さ
れており、加算回路２５に於いてオール“０”及
び“１”検出回路２４と比較器２８の出力から
“１”、“０”、“−１”の内の何れかを補数回路２
３の出力に加算する。
此の場合“０”を加算するのは、
ID＞IMでオール“０”を検出した時、
ID＜IMでオール“１”を検出した時、
及びID＝IMの時である。
“１”を加算するのは、ID＜IMで而もオール
“１”を検出しない時である。
“１”を検出しない時である。
“−１”を加算するのは、ID＞IMで而もオー
ル“０”を検出しない時である。
ル“０”を検出しない時である。
補数回路２９はａ〜ｈの８個のEORゲート、
ENORゲート２９ｘ、オアゲート２９ｙ、及び
アンドゲート２９ｚから構成され、EORゲート
ａは符号ビツト用、EORゲートｂ〜ｈの７個は
信号ビツト用である。
ENORゲート２９ｘ、オアゲート２９ｙ、及び
アンドゲート２９ｚから構成され、EORゲート
ａは符号ビツト用、EORゲートｂ〜ｈの７個は
信号ビツト用である。
補数回路２９では、PCMコードの形式指定信
号LAWと加算回路２５の符号ビツト入出力によ
り、加算回路２５出力を偶数ビツトと奇数ビツト
に分けて反転するか否かを決める。此れはＡ―則
の場合に限り、第４図ｂのPCMコードSDの偶数
ビツトを反転して出力することが約束づけられて
いるためである。即ち、LAW＝“０”でμ―則の
場合は符号ビツトｓが“１”であれば符号ビツト
ｓ以外の７ビツトは反転されるが、LAW＝“１”
でＡ―則の場合は符号ビツトｓが“１”であれば
偶数ビツトを反転し、符号ビツトｓが“０”であ
れば奇数ビツトを反転する。
号LAWと加算回路２５の符号ビツト入出力によ
り、加算回路２５出力を偶数ビツトと奇数ビツト
に分けて反転するか否かを決める。此れはＡ―則
の場合に限り、第４図ｂのPCMコードSDの偶数
ビツトを反転して出力することが約束づけられて
いるためである。即ち、LAW＝“０”でμ―則の
場合は符号ビツトｓが“１”であれば符号ビツト
ｓ以外の７ビツトは反転されるが、LAW＝“１”
でＡ―則の場合は符号ビツトｓが“１”であれば
偶数ビツトを反転し、符号ビツトｓが“０”であ
れば奇数ビツトを反転する。
以上詳細に説明した様に本発明によれば、μ―
則とＡ―則の両PCMコードに対して共通処理が
行えるのは回路規模が小さくなると共にシステム
の汎用性が大きくなると云う効果がある。
則とＡ―則の両PCMコードに対して共通処理が
行えるのは回路規模が小さくなると共にシステム
の汎用性が大きくなると云う効果がある。
第１図は本発明に依る符号化補正回路の一実施
例を示す図である。第２図ａはPCMコード、第
２図ｂはADPCMコードのビツト構成を夫々示
す。第３図ａは従来のADPCM方式に於ける符号
器の一例を示すブロツク図である。第３図ｂは従
来のADPCM方式に於ける復号器の一例を示すブ
ロツク図である。第４図は符号化補正のアルゴリ
ズムを示すものである。 図中、１は伸長回路、２は量子化器、３は逆量
子化器、４は予測器、５，６は夫々演算器、１０
は逆量子化器、１１，１４は夫々演算器、１２は
圧縮回路、１３は伸長回路、１５は量子化器、１
６は符号化補正回路、１７は予測器、２０，２
１，２２は夫々ラツチ回路、２３は補数回路、２
４はオール“０”及び“１”検出回路、２５は加
算回路、２６，２７は夫々インバータ、２８は比
較器、２９は補数回路である。
例を示す図である。第２図ａはPCMコード、第
２図ｂはADPCMコードのビツト構成を夫々示
す。第３図ａは従来のADPCM方式に於ける符号
器の一例を示すブロツク図である。第３図ｂは従
来のADPCM方式に於ける復号器の一例を示すブ
ロツク図である。第４図は符号化補正のアルゴリ
ズムを示すものである。 図中、１は伸長回路、２は量子化器、３は逆量
子化器、４は予測器、５，６は夫々演算器、１０
は逆量子化器、１１，１４は夫々演算器、１２は
圧縮回路、１３は伸長回路、１５は量子化器、１
６は符号化補正回路、１７は予測器、２０，２
１，２２は夫々ラツチ回路、２３は補数回路、２
４はオール“０”及び“１”検出回路、２５は加
算回路、２６，２７は夫々インバータ、２８は比
較器、２９は補数回路である。
Claims (1)
- 【特許請求の範囲】 １ 適応差分PCM方式の適応差分復号器におけ
るPCMコードの符号化補正回路において、 該符号化補正回路にはPCMコードのＡ―則か
μ―則かを示す形式指示信号LAWと、適応差分
PCMコードＩと、該適応差分PCMコードＩを適
応差分復号したPCMコードSPと、該PCMコー
ドSPを再度適応差分符号化した再適応差分PCM
コードIXが入力され、 該形式指示信号LAWと該PCMコードSPの内
の符号ビツトの正負により該符号ビツトを除くデ
ータビツトを反転する第一の補数回路２３と、 該補数回路２３出力のオール“０”およびオー
ル“１”を検出する検出回路２４と、前記適応差
分PCMコードＩと前記再適応差分PCMコードIX
とを比較する比較回路２８と、 該比較回路２８出力と該検出回路２４出力によ
り“１”または“０”または“−１”の内の何れ
かを該補数回路２３の出力に加算する加算回路２
５と、 前記形式指示信号LAWと前記符号ビツトと該
加算回路２５の出力の内の符号ビツトにより該加
算回路２５の出力の内の符号ビツトを除く各デー
タビツトの反転が制御され符号補正されたPCM
コードSDを出力する第二の補数回路２９とから
構成されたことを特徴とする符号化補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14433285A JPS625731A (ja) | 1985-07-01 | 1985-07-01 | 符号化補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14433285A JPS625731A (ja) | 1985-07-01 | 1985-07-01 | 符号化補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS625731A JPS625731A (ja) | 1987-01-12 |
| JPH0243376B2 true JPH0243376B2 (ja) | 1990-09-28 |
Family
ID=15359647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14433285A Granted JPS625731A (ja) | 1985-07-01 | 1985-07-01 | 符号化補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625731A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192858A (en) * | 1991-04-18 | 1993-03-09 | Olympus Optical Co., Ltd. | Optical card scanning apparatus |
-
1985
- 1985-07-01 JP JP14433285A patent/JPS625731A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS625731A (ja) | 1987-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR890013903A (ko) | 디코딩 장치 | |
| JPS61214025A (ja) | 差の絶対値比較回路 | |
| US5504697A (en) | Limiter circuit producing data by use of comparison in effective digit number of data | |
| JPH0243376B2 (ja) | ||
| US4924421A (en) | Priority encoding system | |
| JPS6029068A (ja) | 伝送誤り検出方式 | |
| JPS62272726A (ja) | 符号化回路 | |
| JPH01272326A (ja) | デルタ変調符号器／復合器方法及びシステム | |
| JP3136953B2 (ja) | データ処理装置 | |
| JP3083119B2 (ja) | 適応デルタ変調方式を利用した符号化／復号化回路 | |
| JPS6223628A (ja) | デイジタル伸張回路 | |
| JPH06224780A (ja) | 符号変換回路 | |
| JPS6247010B2 (ja) | ||
| JP3200875B2 (ja) | Ａｄｐｃｍ方式復号器 | |
| JP2599375B2 (ja) | ベクトル量子化方法 | |
| JPS61174824A (ja) | 適応型ベクトル量子化器 | |
| JPH0646805B2 (ja) | 振幅適応ベクトル量子化装置 | |
| JPS63239526A (ja) | プライオリテイ・エンコ−ダ | |
| JP6293125B2 (ja) | ５ｂ／６ｂ符号化のための回路装置、デバイス及び方法 | |
| JP2702733B2 (ja) | Ｄｐｃｍ符号化装置 | |
| JPS6126978Y2 (ja) | ||
| JPH02186857A (ja) | 符号化復号化装置 | |
| JPH0484318A (ja) | 丸め演算回路 | |
| JPS6243920A (ja) | 復号回路 | |
| JPH0244816A (ja) | 絶対値回路 |