JPH0247035B2 - - Google Patents
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- JPH0247035B2 JPH0247035B2 JP58183414A JP18341483A JPH0247035B2 JP H0247035 B2 JPH0247035 B2 JP H0247035B2 JP 58183414 A JP58183414 A JP 58183414A JP 18341483 A JP18341483 A JP 18341483A JP H0247035 B2 JPH0247035 B2 JP H0247035B2
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- high level
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- mosfet
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- 230000005669 field effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はデコーダ回路に関する。
近年、半導体集積回路において、微細加工技術
に代表されるプロセス技術の高度な発達により素
子寸法は年々小さくなり、集積密度が高まり、１
チツプ内に収められる素子数は、今や７〜８万ト
ランジスタになろうとしている。この様に１チツ
プ内に収められる素子数が大規模になれば、Ｎチ
ヤンネルエンハンスメント／デプレツシヨン絶縁
ゲート型電界効果トランジスタ（以下MOSFET
と称する）で構成される集積回路においては、そ
の消費電力が膨大となり、チツプ内温度が高ま
り、素子に悪影響を及ぼす為、その消費電力を少
なくする回路的工夫が必要となつてくる。この消
費電力を低減させる為に取られる手段の一つに、
回路をダイナミツク構成とし、定常的に電源から
接地電位に電流が流れる通路をなくする事が一般
的であり、特に内蔵されるリード・オンリー・メ
モリー（以下ROMと称する）やランダム・アク
セス・メモリー（以下RAMと称する）のデコー
ダ回路をダイナミツク構成とする事は、ROM、
RAMがチツプ内に占める割合が大きいならば、
非常に有効である。又、RAMの中でも３つの
MOSFETを使つたダイナミツク型セルを用いる
RAMは、一回のデコードされた信号からリー
ド・ワード信号と、ライト・ワード信号の２つの
出力信号を出すデコーダ回路を必要とする為、特
にダイナミツク構成とする必要がある。
に代表されるプロセス技術の高度な発達により素
子寸法は年々小さくなり、集積密度が高まり、１
チツプ内に収められる素子数は、今や７〜８万ト
ランジスタになろうとしている。この様に１チツ
プ内に収められる素子数が大規模になれば、Ｎチ
ヤンネルエンハンスメント／デプレツシヨン絶縁
ゲート型電界効果トランジスタ（以下MOSFET
と称する）で構成される集積回路においては、そ
の消費電力が膨大となり、チツプ内温度が高ま
り、素子に悪影響を及ぼす為、その消費電力を少
なくする回路的工夫が必要となつてくる。この消
費電力を低減させる為に取られる手段の一つに、
回路をダイナミツク構成とし、定常的に電源から
接地電位に電流が流れる通路をなくする事が一般
的であり、特に内蔵されるリード・オンリー・メ
モリー（以下ROMと称する）やランダム・アク
セス・メモリー（以下RAMと称する）のデコー
ダ回路をダイナミツク構成とする事は、ROM、
RAMがチツプ内に占める割合が大きいならば、
非常に有効である。又、RAMの中でも３つの
MOSFETを使つたダイナミツク型セルを用いる
RAMは、一回のデコードされた信号からリー
ド・ワード信号と、ライト・ワード信号の２つの
出力信号を出すデコーダ回路を必要とする為、特
にダイナミツク構成とする必要がある。
この様なダイナミツク構成の２出力信号を持つ
デコーダ回路の従来例を第１図に示し、この回路
の各部の信号波形を第２図に示して説明する。
デコーダ回路の従来例を第１図に示し、この回路
の各部の信号波形を第２図に示して説明する。
第１図において、電源Vccは、プラス電源、ト
ランジスタは、ＮチヤンネルMOSFETを考える
と、MOSFET Mo+1はドレインを電源に接続し、
ソースを端子Ａに接続してクロツク信号φ1をゲ
ート入力とし、φ1が高レベル（この場合電源Vcc
と同電位）の期間中に端子Ａを（Vcc−VT）の
電位にプリチヤージする。（VTはMOSFETの閾
値電圧である。）この時、少なくともφ1が高レベ
ルの期間中は、MOSFET M0〜Moに電流が流れ
ない様にそのゲート入力であるアドレス信号A0，
〜，Ao、及び0，〜，oの２（ｎ＋１）本の信
号は、全てVT以下の低レベルになつている。こ
の様にクロツク信号φ1の高レベル期間にプリチ
ヤージされた端子Ａの電位は、前記クロツク信号
φ1と少なくとも高レベル（この場合VT以上）が
重複しないクロツク信号φ2が高レベルの期間中
に次の様に定まる。つまり、前記アドレス信号
A0，〜，Ao、及び，〜，oが活性化してA0，
Ａ0といつた対となつたアドレス信号のどちらか
一方が高レベルとなり、M0，〜，Moの（ｎ＋
１）ケのMOSFETのゲート入力であるアドレス
信号がどれか一つ高レベルとなつたら、それをゲ
ート入力とするMOSFETは導通し、端子Ａの電
位は低レベルとなる。これが非選択状態を表わ
す。（第２図のα1）又、逆に前記アドレス信号が
全て低レベルであるなら、M0，〜，Moの全ての
MOSFETは非導通となり端子Ａの電位は、トラ
ンスフアゲートMo+5及び、Mo+5が導通して、チ
ヤージ・シエアを起して低められはするが、高レ
ベルを保つ。これが選択状態を表わす。（第２図
のα2）。M0，M1，…Mo，Mo+1のMOSFETから
構成されるデコーダ回路の直接デコード部は、電
源Vccから、接地電位に直接流れる電流がない為
消費電力が低減され、クロツクφ1、φ2でそれぞ
れプリチヤージ、デコードが繰返される。この
時、このデコーダ回路の直接の出力の一つであ
り、リード・ワード信号である端子Ｂの電位は先
のφ2の高レベル期間にトランスフアゲートMo+2
で端子Ａの電位を読み込み、続くφ1の高レベル
期間に読み込んだ電位が高レベルならば、押し上
げ回路として働き、端子Ｂには高レベルが出力さ
れる（第２図β2）が、逆に読み込んだ電位が低レ
ベルならば、Mo+3は非導通であり前のφ2期間に
デイスチヤージした低レベルを端子Ｂは保つてい
る。（第２図のβ1）この時、ライト・ワード信号
の方の流れを見ると、リード・ワード信号と同時
期のφ2の高レベルの期間に端子Ａよりトランス
フアゲートMo+5を通して読み込まれたデコード
信号は、Mo+6のデプレツシヨンMOSFETと
Mo+7のエンハンスメントMOSFETとによつて構
成されたインバータを通して、リード・ワード信
号が出力されている次のφ1が高レベルの期間中
にトランスフアゲートMo+8を通じてMo+9のデプ
レツシヨンMOSFETとMo+10のエンハンスメン
トMOSFETで構成されるインバータに入力され
ラツチされ、先のリード・ワード信号が出た次の
φ2の高レベル期間に、前のφ2の高レベル期間に
端子Ａが選択されているならば、Mo+12は導通し
て、高レベルを出力し、第２図のγ2非選択なら
ば、Mo+12は非導通で前のφ1の期間にデイスチヤ
ージした低レベルを端子Ｅのライト・ワード信号
は保つている。（第２図のγ1）以上説明した様に
この従来の回路は、あるφ2の高レベル期間にア
ドレス信号をデコードした信号が次に続くφ1の
高レベル期間にリード・ワード信号Ｂとして出力
され、且つ次のφ2の高レベル期間にライト・ワ
ード信号Ｅとして出力されるが、このライト・ワ
ード信号を出力している同じφ2の期間にはもつ
次のアドレスがM0，…Mo+1の直接デコード部で
デコードされており、時間的高効率化を計り、高
速化を達し易い回路であるが、反面、ライト・ワ
ード信号系が、φ2，φ1と２回のラツチをし、そ
れぞれ、デプレツシヨン、エンハントメントで構
成しているインバータを使用している為、この部
分はどちらかのインバータの出力が低レベルとな
り、電源から接地電位へ電流を流しており、M0，
…，Mo+1で構成する直接デコード部をダイナミ
ツク構成にして、消費電力の低減を計つているに
も係わらず、消費電力を増加させているという欠
点があつた。加えると、Mo+2，Mo+5の２つのト
ランスフアゲートにより、端子Ａより信号を読み
込んでいる為、選択された時の端子Ａと他の
Mo+3，Mo+7のMOSFETゲート容量との間のチ
ヤージ・シユアの割合が大きく、高レベルの低下
を招き、しいては、Mo+3のGnを下げ、端子Ｂの
リード・ワード信号の高レベル出力スピードの低
下を招くといつた欠点も有していた。
ランジスタは、ＮチヤンネルMOSFETを考える
と、MOSFET Mo+1はドレインを電源に接続し、
ソースを端子Ａに接続してクロツク信号φ1をゲ
ート入力とし、φ1が高レベル（この場合電源Vcc
と同電位）の期間中に端子Ａを（Vcc−VT）の
電位にプリチヤージする。（VTはMOSFETの閾
値電圧である。）この時、少なくともφ1が高レベ
ルの期間中は、MOSFET M0〜Moに電流が流れ
ない様にそのゲート入力であるアドレス信号A0，
〜，Ao、及び0，〜，oの２（ｎ＋１）本の信
号は、全てVT以下の低レベルになつている。こ
の様にクロツク信号φ1の高レベル期間にプリチ
ヤージされた端子Ａの電位は、前記クロツク信号
φ1と少なくとも高レベル（この場合VT以上）が
重複しないクロツク信号φ2が高レベルの期間中
に次の様に定まる。つまり、前記アドレス信号
A0，〜，Ao、及び，〜，oが活性化してA0，
Ａ0といつた対となつたアドレス信号のどちらか
一方が高レベルとなり、M0，〜，Moの（ｎ＋
１）ケのMOSFETのゲート入力であるアドレス
信号がどれか一つ高レベルとなつたら、それをゲ
ート入力とするMOSFETは導通し、端子Ａの電
位は低レベルとなる。これが非選択状態を表わ
す。（第２図のα1）又、逆に前記アドレス信号が
全て低レベルであるなら、M0，〜，Moの全ての
MOSFETは非導通となり端子Ａの電位は、トラ
ンスフアゲートMo+5及び、Mo+5が導通して、チ
ヤージ・シエアを起して低められはするが、高レ
ベルを保つ。これが選択状態を表わす。（第２図
のα2）。M0，M1，…Mo，Mo+1のMOSFETから
構成されるデコーダ回路の直接デコード部は、電
源Vccから、接地電位に直接流れる電流がない為
消費電力が低減され、クロツクφ1、φ2でそれぞ
れプリチヤージ、デコードが繰返される。この
時、このデコーダ回路の直接の出力の一つであ
り、リード・ワード信号である端子Ｂの電位は先
のφ2の高レベル期間にトランスフアゲートMo+2
で端子Ａの電位を読み込み、続くφ1の高レベル
期間に読み込んだ電位が高レベルならば、押し上
げ回路として働き、端子Ｂには高レベルが出力さ
れる（第２図β2）が、逆に読み込んだ電位が低レ
ベルならば、Mo+3は非導通であり前のφ2期間に
デイスチヤージした低レベルを端子Ｂは保つてい
る。（第２図のβ1）この時、ライト・ワード信号
の方の流れを見ると、リード・ワード信号と同時
期のφ2の高レベルの期間に端子Ａよりトランス
フアゲートMo+5を通して読み込まれたデコード
信号は、Mo+6のデプレツシヨンMOSFETと
Mo+7のエンハンスメントMOSFETとによつて構
成されたインバータを通して、リード・ワード信
号が出力されている次のφ1が高レベルの期間中
にトランスフアゲートMo+8を通じてMo+9のデプ
レツシヨンMOSFETとMo+10のエンハンスメン
トMOSFETで構成されるインバータに入力され
ラツチされ、先のリード・ワード信号が出た次の
φ2の高レベル期間に、前のφ2の高レベル期間に
端子Ａが選択されているならば、Mo+12は導通し
て、高レベルを出力し、第２図のγ2非選択なら
ば、Mo+12は非導通で前のφ1の期間にデイスチヤ
ージした低レベルを端子Ｅのライト・ワード信号
は保つている。（第２図のγ1）以上説明した様に
この従来の回路は、あるφ2の高レベル期間にア
ドレス信号をデコードした信号が次に続くφ1の
高レベル期間にリード・ワード信号Ｂとして出力
され、且つ次のφ2の高レベル期間にライト・ワ
ード信号Ｅとして出力されるが、このライト・ワ
ード信号を出力している同じφ2の期間にはもつ
次のアドレスがM0，…Mo+1の直接デコード部で
デコードされており、時間的高効率化を計り、高
速化を達し易い回路であるが、反面、ライト・ワ
ード信号系が、φ2，φ1と２回のラツチをし、そ
れぞれ、デプレツシヨン、エンハントメントで構
成しているインバータを使用している為、この部
分はどちらかのインバータの出力が低レベルとな
り、電源から接地電位へ電流を流しており、M0，
…，Mo+1で構成する直接デコード部をダイナミ
ツク構成にして、消費電力の低減を計つているに
も係わらず、消費電力を増加させているという欠
点があつた。加えると、Mo+2，Mo+5の２つのト
ランスフアゲートにより、端子Ａより信号を読み
込んでいる為、選択された時の端子Ａと他の
Mo+3，Mo+7のMOSFETゲート容量との間のチ
ヤージ・シユアの割合が大きく、高レベルの低下
を招き、しいては、Mo+3のGnを下げ、端子Ｂの
リード・ワード信号の高レベル出力スピードの低
下を招くといつた欠点も有していた。
本発明は、前述した従来例の欠点に鑑みてなさ
れたもので前記の様な欠点のない高速で、低消費
電力の二つの出力信号を持つデコーダ回路を提供
する事を目的とする。
れたもので前記の様な欠点のない高速で、低消費
電力の二つの出力信号を持つデコーダ回路を提供
する事を目的とする。
本発明によれば、ある期間に選択された第一の
信号からそれぞれ異なる期間に出力する第二及び
第三の信号を発生するデコーダ回路において、前
記第二、第三の信号のうち、先に出力される第二
の信号をゲート入力とし、ドレインを第一の電源
に接続し、ソースを第一の端子に接続した第一の
MOSFETと、前記第二の信号とは、異なる出力
期間をもつ第四の信号をゲート入力とし、ドレイ
ンを第一の端子に接続した第２のMOSFETから
少なくとも構成して第二の信号をラツチし、第三
の信号を出力する事を特徴としたデコーダ回路が
得られる。
信号からそれぞれ異なる期間に出力する第二及び
第三の信号を発生するデコーダ回路において、前
記第二、第三の信号のうち、先に出力される第二
の信号をゲート入力とし、ドレインを第一の電源
に接続し、ソースを第一の端子に接続した第一の
MOSFETと、前記第二の信号とは、異なる出力
期間をもつ第四の信号をゲート入力とし、ドレイ
ンを第一の端子に接続した第２のMOSFETから
少なくとも構成して第二の信号をラツチし、第三
の信号を出力する事を特徴としたデコーダ回路が
得られる。
本発明の一実施例を示し、図面を用いて詳細に
説明する。
説明する。
第３図は、本発明の一実施例を示す回路図であ
り、第４図は、第３図に示した回路の各部の信号
波形を示している。第３図のMOSFET，MA0，
…MAo+1によつて構成されるアドレス信号A0，
〜Ao又は0，〜，oのいずれか（ｎ＋１）本に
ゲート入力とする直接デコード部は従来例と同じ
である。端子ａよりデコードした信号をMAo+2
のトランスフアゲートを介してφ2で読み込み、
次のφ1の期間に端子ｂにリード・ワード信号と
して、選択された場合に高レベルを出力し、非選
択の場合には、前のφ2の期間にデイスチヤージ
された低レベルを保つのは同じであるが、ライ
ト・ワード信号系への端子ａからの読み込みトラ
ンスフアゲートが存在しない為、端子ａの選択さ
れた場合の高レベルのチヤージ・シエアが
MAo+3のゲート容量のみで、その割合が小さく、
さほど高レベルの低下を招かず、MAo+3のGmを
高め、端子ｂに高レベルを出力するスピードが速
くなるという利点を有する。
り、第４図は、第３図に示した回路の各部の信号
波形を示している。第３図のMOSFET，MA0，
…MAo+1によつて構成されるアドレス信号A0，
〜Ao又は0，〜，oのいずれか（ｎ＋１）本に
ゲート入力とする直接デコード部は従来例と同じ
である。端子ａよりデコードした信号をMAo+2
のトランスフアゲートを介してφ2で読み込み、
次のφ1の期間に端子ｂにリード・ワード信号と
して、選択された場合に高レベルを出力し、非選
択の場合には、前のφ2の期間にデイスチヤージ
された低レベルを保つのは同じであるが、ライ
ト・ワード信号系への端子ａからの読み込みトラ
ンスフアゲートが存在しない為、端子ａの選択さ
れた場合の高レベルのチヤージ・シエアが
MAo+3のゲート容量のみで、その割合が小さく、
さほど高レベルの低下を招かず、MAo+3のGmを
高め、端子ｂに高レベルを出力するスピードが速
くなるという利点を有する。
ライト・ワード信号系を説明するとφ1の期間
に端子ｂに出力された信号をゲート入力とし、ド
レインを電源VccとしたMOSFET MAo+5によつ
て端子ｂに選択された高レベル信号が出力された
場合には端子Ｃに（Vcc−VT）の高レベルをφ1
の期間に出力して、MAo+8を導通させてラツチ
して、続くφ2の期間に端子ｄにライト・ワード
信号として高レベルを出力する。
に端子ｂに出力された信号をゲート入力とし、ド
レインを電源VccとしたMOSFET MAo+5によつ
て端子ｂに選択された高レベル信号が出力された
場合には端子Ｃに（Vcc−VT）の高レベルをφ1
の期間に出力して、MAo+8を導通させてラツチ
して、続くφ2の期間に端子ｄにライト・ワード
信号として高レベルを出力する。
又、逆に端子ｂに非選択の低レベルがφ1の期
間保たれた場合には、MAo+5は非導通で、且つ、
φ2とほぼ同じだが、高レベルの後半が延長され
たクロツク信号φpをゲート入力としたMAo+6に
よつて先にデイスチヤージされた低レベルを保
ち、このレベルがMAo+7のトランスフアゲート
によりラツチされ、MAo+8は非導通となり、端
子ｄには先のφ1の期間にデイスチヤージした低
レベルが保たれる。以上述べた様に本発明では、
デプレツシヨンMOSFETは使われておらず、わ
ずかにφ1とφpの両方が高レベルの期間に選択さ
れた端子ｂの信号を入力とするMAo+5とMAo+6
とを通じて電流を流れる場合が、2n+1ケのデコー
ダのうち、１ケ存在するのみであり、従来に比べ
大巾に消費電力の低減がはかられた事が理解され
るだろう。
間保たれた場合には、MAo+5は非導通で、且つ、
φ2とほぼ同じだが、高レベルの後半が延長され
たクロツク信号φpをゲート入力としたMAo+6に
よつて先にデイスチヤージされた低レベルを保
ち、このレベルがMAo+7のトランスフアゲート
によりラツチされ、MAo+8は非導通となり、端
子ｄには先のφ1の期間にデイスチヤージした低
レベルが保たれる。以上述べた様に本発明では、
デプレツシヨンMOSFETは使われておらず、わ
ずかにφ1とφpの両方が高レベルの期間に選択さ
れた端子ｂの信号を入力とするMAo+5とMAo+6
とを通じて電流を流れる場合が、2n+1ケのデコー
ダのうち、１ケ存在するのみであり、従来に比べ
大巾に消費電力の低減がはかられた事が理解され
るだろう。
この様に本発明によれば、低消費電力にして高
速な異なる出力期間を持つ二つの出力信号を用え
たデコーダ回路を得る事が出来る。
速な異なる出力期間を持つ二つの出力信号を用え
たデコーダ回路を得る事が出来る。
第１図は従来の二出力デコーダ回路の一例を示
す図である。第２図は第１図に示した従来回路の
各端子の波形図である。第３図は本発明の一例で
ある二出力デコーダ回路を示す図である。第４図
は第３図に示した本発明であるデコーダ回路の各
端子の波形図である。 M0〜Mo+5，Mo+7，Mo+8，Mo+10〜Mo+13，
MA0〜MAo+9……エンハンメント・トランジス
タである。Mo+6，Mo+9……デプレツシヨン・ト
ランジスタである。
す図である。第２図は第１図に示した従来回路の
各端子の波形図である。第３図は本発明の一例で
ある二出力デコーダ回路を示す図である。第４図
は第３図に示した本発明であるデコーダ回路の各
端子の波形図である。 M0〜Mo+5，Mo+7，Mo+8，Mo+10〜Mo+13，
MA0〜MAo+9……エンハンメント・トランジス
タである。Mo+6，Mo+9……デプレツシヨン・ト
ランジスタである。
Claims (1)
- １ ある期間に選択された第一の信号からそれぞ
れ異なる期間に第二の及び第三の信号を順次発生
するデコーダ回路において、前記第二の信号をゲ
ート入力とし、第一の電源と第一の端子間に接続
した第一の絶縁ゲート型電界効果トランジスタ
（以下MOSFETと称する）と、前記第二の信号
とは異なる出力期間をもつ第４の信号をゲート入
力とし、第一の端子に接続した第２のMOSFET
とを有し第二の信号をラツチし、第三の信号を出
力することを特徴としたデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183414A JPS6076086A (ja) | 1983-09-30 | 1983-09-30 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183414A JPS6076086A (ja) | 1983-09-30 | 1983-09-30 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6076086A JPS6076086A (ja) | 1985-04-30 |
| JPH0247035B2 true JPH0247035B2 (ja) | 1990-10-18 |
Family
ID=16135357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58183414A Granted JPS6076086A (ja) | 1983-09-30 | 1983-09-30 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076086A (ja) |
-
1983
- 1983-09-30 JP JP58183414A patent/JPS6076086A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6076086A (ja) | 1985-04-30 |
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