JPH0247866B2 - - Google Patents
Info
- Publication number
- JPH0247866B2 JPH0247866B2 JP56037606A JP3760681A JPH0247866B2 JP H0247866 B2 JPH0247866 B2 JP H0247866B2 JP 56037606 A JP56037606 A JP 56037606A JP 3760681 A JP3760681 A JP 3760681A JP H0247866 B2 JPH0247866 B2 JP H0247866B2
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- type
- present
- integrated circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/812—Charge-trapping diodes
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体集積回路に関し、特に浮遊ゲ
ートを用いた不揮発性記憶素子を複数個用いた半
導体集積回路である。また本発明は、PLA方式
の回路に用いるに容易な素子の考案である。
ートを用いた不揮発性記憶素子を複数個用いた半
導体集積回路である。また本発明は、PLA方式
の回路に用いるに容易な素子の考案である。
本発明の目的は、PLA方式の回路など高集積
な集積回路に面積の増加が殆んどなく容易に適用
可能な素子を提供するとともに、それを用いた集
積回路、PLA方式による回路等を提供せんとす
るものである。従来これらの素子及び回路構成と
しては、配線材の溶断によるものやFAMOSと呼
ばれる浮遊ゲートをもつトランジスター等により
形成されてきた。溶断タイプのものやダイオード
破壊タイプのものは、書換え不可の点と電流大の
点に難がある。またFAMOSタイプのものは、ト
ランジスターを構成する必要性から高集積化に不
向きである。以上の欠点を取り除く目的で本発明
が考案された。
な集積回路に面積の増加が殆んどなく容易に適用
可能な素子を提供するとともに、それを用いた集
積回路、PLA方式による回路等を提供せんとす
るものである。従来これらの素子及び回路構成と
しては、配線材の溶断によるものやFAMOSと呼
ばれる浮遊ゲートをもつトランジスター等により
形成されてきた。溶断タイプのものやダイオード
破壊タイプのものは、書換え不可の点と電流大の
点に難がある。またFAMOSタイプのものは、ト
ランジスターを構成する必要性から高集積化に不
向きである。以上の欠点を取り除く目的で本発明
が考案された。
本発明の一部をなす記憶素子を第１図に示す。
第１図で、１はＮ型基板、２はＮ型拡散層、３
はＰ型拡散層、４は酸化膜、５は多結晶シリコン
膜による浮遊ゲート、６は配線である。
はＰ型拡散層、４は酸化膜、５は多結晶シリコン
膜による浮遊ゲート、６は配線である。
この素子の動作は、浮遊ゲート内に電荷が蓄積
されているかどうかで、拡散層３近傍の空乏層が
変化し接合耐圧が上下することを利用したもので
ある。浮遊ゲートへの注入は、接合降伏電流の一
部が、高いエネルギーを得て浮遊ゲートへ到達す
ることでなされる。この時の注入量は、電圧に対
して依存し、また電流も一定以上必要である。
されているかどうかで、拡散層３近傍の空乏層が
変化し接合耐圧が上下することを利用したもので
ある。浮遊ゲートへの注入は、接合降伏電流の一
部が、高いエネルギーを得て浮遊ゲートへ到達す
ることでなされる。この時の注入量は、電圧に対
して依存し、また電流も一定以上必要である。
第２図は注入前の空乏層７を示し、第３図は注
入後の空乏層８を示す。接合破壊耐圧はこの空乏
層の巾に反比例することから、第４図のそれぞれ
９，１０の特性に対応する。各素子に対してそれ
ぞれ第２図、第３図の状態を設け、回路を動作さ
せる時には、電圧をVaとして用いる。Vaの時に
は、９の特性では電流が流れ、１０の特性では流
れない。このことにより記憶素子としての機能を
果す。またVa程度の電圧であると逆降伏電流も
小さく、浮遊ゲートに電荷が注入されることはな
い。また素子バラツキで降伏電圧に差がある時に
は、バラツキの中の一番高い降伏電圧がVaより
低くなるようにして拡散濃度や基板濃度を設定し
ておけばよい。この時には、降伏電圧の低いもの
は、降伏電流大のため、浮遊ゲートに電荷が注入
され、全ての素子が、Vaより若干低い電圧に、
降伏電圧が統一される。したがつて本発明の素子
では素子間バラツキを殆んど考える必要がない。
またこの素子の書換えは、浮遊ゲート型MOS
（FAMOS）と同じく紫外線で容易に消去できる。
また本素子は接合と浮遊ゲートのみから形成され
るため、面積も極力小さく抑えられる。
入後の空乏層８を示す。接合破壊耐圧はこの空乏
層の巾に反比例することから、第４図のそれぞれ
９，１０の特性に対応する。各素子に対してそれ
ぞれ第２図、第３図の状態を設け、回路を動作さ
せる時には、電圧をVaとして用いる。Vaの時に
は、９の特性では電流が流れ、１０の特性では流
れない。このことにより記憶素子としての機能を
果す。またVa程度の電圧であると逆降伏電流も
小さく、浮遊ゲートに電荷が注入されることはな
い。また素子バラツキで降伏電圧に差がある時に
は、バラツキの中の一番高い降伏電圧がVaより
低くなるようにして拡散濃度や基板濃度を設定し
ておけばよい。この時には、降伏電圧の低いもの
は、降伏電流大のため、浮遊ゲートに電荷が注入
され、全ての素子が、Vaより若干低い電圧に、
降伏電圧が統一される。したがつて本発明の素子
では素子間バラツキを殆んど考える必要がない。
またこの素子の書換えは、浮遊ゲート型MOS
（FAMOS）と同じく紫外線で容易に消去できる。
また本素子は接合と浮遊ゲートのみから形成され
るため、面積も極力小さく抑えられる。
PLA方式の回路は、ANDとORとの組み合せ
で構成され、ANDとORをどの配線間で行うかを
選択することで実際に必要な回路を求めるもので
ある。このため本素子のように接合に於ける導
通、非導通を用いる素子は、このようなPLA方
式の回路に最も適しており、面積増加がなく、高
集積で書換え可能な集積回路が提供できる。また
このような素子は、これに限らず広い応用が望め
る。
で構成され、ANDとORをどの配線間で行うかを
選択することで実際に必要な回路を求めるもので
ある。このため本素子のように接合に於ける導
通、非導通を用いる素子は、このようなPLA方
式の回路に最も適しており、面積増加がなく、高
集積で書換え可能な集積回路が提供できる。また
このような素子は、これに限らず広い応用が望め
る。
以上本発明は、高集積で、書換え可能であり、
構造が簡単であるため容易に用いることができ、
素子間バラツキを救うことのできる不揮発性記憶
素子及びそれを複数個集積した半導体集積回路で
ある。
構造が簡単であるため容易に用いることができ、
素子間バラツキを救うことのできる不揮発性記憶
素子及びそれを複数個集積した半導体集積回路で
ある。
第１図…本発明の基本となる半導体記憶素子の
断面図、第２図、第３図…第１図の素子の空乏層
の変化図、第４図…第１図の素子の電気特性図。
断面図、第２図、第３図…第１図の素子の空乏層
の変化図、第４図…第１図の素子の電気特性図。
Claims (1)
- １ PLA（Programable Logic Array）方式の
集積回路において、半導体基板に設置されたダイ
オード、前記ダイオードの接合部の上に配設され
た誘電体膜、および前記誘電体膜を介して配設さ
れた多結晶シリコン膜から構成される浮遊ゲート
からなることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56037606A JPS57152164A (en) | 1981-03-16 | 1981-03-16 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56037606A JPS57152164A (en) | 1981-03-16 | 1981-03-16 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57152164A JPS57152164A (en) | 1982-09-20 |
| JPH0247866B2 true JPH0247866B2 (ja) | 1990-10-23 |
Family
ID=12502232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56037606A Granted JPS57152164A (en) | 1981-03-16 | 1981-03-16 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57152164A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580198B2 (en) | 1999-11-30 | 2003-06-17 | Tdk Corporation | Surface acoustic wave device having a thin metal oxide film fully covering at least the electrodes and method of fabricating same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814853A (en) * | 1996-01-22 | 1998-09-29 | Advanced Micro Devices, Inc. | Sourceless floating gate memory device and method of storing data |
-
1981
- 1981-03-16 JP JP56037606A patent/JPS57152164A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580198B2 (en) | 1999-11-30 | 2003-06-17 | Tdk Corporation | Surface acoustic wave device having a thin metal oxide film fully covering at least the electrodes and method of fabricating same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57152164A (en) | 1982-09-20 |
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