JPH0250559B2 - - Google Patents
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- JPH0250559B2 JPH0250559B2 JP58078983A JP7898383A JPH0250559B2 JP H0250559 B2 JPH0250559 B2 JP H0250559B2 JP 58078983 A JP58078983 A JP 58078983A JP 7898383 A JP7898383 A JP 7898383A JP H0250559 B2 JPH0250559 B2 JP H0250559B2
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- clock
- regular
- redundant bits
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/842—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by introducing a delay in a signal path
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は冗長ビツト付メモリのクロツクジエネ
レータに関する。
レータに関する。
メモリへの冗長ビツトの備え方には様々な方法
があるが、最も多く用いられているのは正規のメ
モリセルアレイに対して行或いは列を単位として
予備行、予備列を設ける方法である。この場合不
良ビツトの冗長ビツトへの置換はデコーダを単位
として行なわれる。つまり、予備行、列に接続さ
れている予備デコーダに予め不良ビツトのアドレ
スをプログラミングし、外部からアクセスされた
アドレスが、上記と一致していれば、予備デコー
ダが動作し、予備行、列が選択されるのである。
しかしながら、こ時正規デコーダも同時に動作し
選択が行なわれるため、何らかの方法で、これを
禁止しなければならない。
があるが、最も多く用いられているのは正規のメ
モリセルアレイに対して行或いは列を単位として
予備行、予備列を設ける方法である。この場合不
良ビツトの冗長ビツトへの置換はデコーダを単位
として行なわれる。つまり、予備行、列に接続さ
れている予備デコーダに予め不良ビツトのアドレ
スをプログラミングし、外部からアクセスされた
アドレスが、上記と一致していれば、予備デコー
ダが動作し、予備行、列が選択されるのである。
しかしながら、こ時正規デコーダも同時に動作し
選択が行なわれるため、何らかの方法で、これを
禁止しなければならない。
この禁止方法には大別して次の２つの方法があ
る。一つは不良ビツトを含む正規デコーダのみを
レーザ等を用いて選択的に破壊して全く動作しな
いようにしてしまう方法で、具体的には、デコー
ダの出力信号線或いはデコーダの活性化信号線を
切断することで実現可能となる。他は、予備デコ
ーダが選択状態になつた時には、何らかの禁止信
号をすべての正規デコーダに入力し、無条件にす
べての正規デコーダの動作を禁止してしまう方法
である。前者の場合は、不良ビツトを含むデコー
ダは完全に動作不能となつているため、動作上の
不都合は生じない。
る。一つは不良ビツトを含む正規デコーダのみを
レーザ等を用いて選択的に破壊して全く動作しな
いようにしてしまう方法で、具体的には、デコー
ダの出力信号線或いはデコーダの活性化信号線を
切断することで実現可能となる。他は、予備デコ
ーダが選択状態になつた時には、何らかの禁止信
号をすべての正規デコーダに入力し、無条件にす
べての正規デコーダの動作を禁止してしまう方法
である。前者の場合は、不良ビツトを含むデコー
ダは完全に動作不能となつているため、動作上の
不都合は生じない。
しかしながら、デコーダを選択的に動作不能と
するため、すべてのデコーダに独立したレーザ照
射用素子が必要となる。更に、レーザ照射による
周辺への影響及びレーザ装置の加工精度の問題か
ら素子周辺にかなりの余裕が必要となり、素子の
占有面積は大きく、全体としての面積増加が非常
に大きくなつてしまう欠点がある。これに対し
て、後者はデコーダに対して共通の禁止信号線が
一本増加するだけであるため、面積増加は小さ
く、より広く用いられているが、予備デコーダの
動作によつて初めて禁止信号が発生するため、次
の点に問題がある。
するため、すべてのデコーダに独立したレーザ照
射用素子が必要となる。更に、レーザ照射による
周辺への影響及びレーザ装置の加工精度の問題か
ら素子周辺にかなりの余裕が必要となり、素子の
占有面積は大きく、全体としての面積増加が非常
に大きくなつてしまう欠点がある。これに対し
て、後者はデコーダに対して共通の禁止信号線が
一本増加するだけであるため、面積増加は小さ
く、より広く用いられているが、予備デコーダの
動作によつて初めて禁止信号が発生するため、次
の点に問題がある。
つまり、予備デコーダ及び禁止信号発生回路の
動作速度が正規デコーダの動作速度に比較して十
分に速くなければ、禁止信号よる正規デコーダの
動作禁止が間に合わず、一時的に予備デコーダと
正規デコーダの両者が共に選択されるマルチ選択
が起きてしまう。
動作速度が正規デコーダの動作速度に比較して十
分に速くなければ、禁止信号よる正規デコーダの
動作禁止が間に合わず、一時的に予備デコーダと
正規デコーダの両者が共に選択されるマルチ選択
が起きてしまう。
マルチ選択はダイナミツクメモリにおいては致
命的な問題であり、絶対に避けなければならない
が、予備デコーダ、禁止信号発生回路の動作速度
を十分に速くすることは非常に困難であるため、
マルチ選択を避けるためには、正規デコーダの動
作を遅くする方法が用いられている。このため、
メモリ全体としての動作度にもその分の遅れが生
じてしまう。
命的な問題であり、絶対に避けなければならない
が、予備デコーダ、禁止信号発生回路の動作速度
を十分に速くすることは非常に困難であるため、
マルチ選択を避けるためには、正規デコーダの動
作を遅くする方法が用いられている。このため、
メモリ全体としての動作度にもその分の遅れが生
じてしまう。
本発明は上記を鑑みてなされたもので、冗長ビ
ツト付メモリでの動作速度の遅れを改善するもの
である。
ツト付メモリでの動作速度の遅れを改善するもの
である。
冗長ビツト付メモリでの動作速度の遅れは前述
の如く、正規デコーダに対する禁止信号を発生す
る方式をとる以上避けられないものである。
の如く、正規デコーダに対する禁止信号を発生す
る方式をとる以上避けられないものである。
ところで、この遅れの原因は禁止信号の発生を
待つために生じるものであるから、予め禁止信号
の発生しないことがわかつていれば、待ち時間を
とる必要はなくなる。つまりそのメモリが元々完
全良品で、欠陥ビツトを持つていなければ冗長ビ
ツトを使う必要もなく、全く通常のメモリとして
動作させることが可能であり、速度の遅れも生じ
ない。ところが、冗長ビツトを備えたメモリで
は、冗長ビツトを使う場合に備えて、正規デコー
ダの速度を遅らせた状態で設計する必要があり、
結果として、冗長ビツト使用の有無に拘らず速度
の遅れが生じてしまう。
待つために生じるものであるから、予め禁止信号
の発生しないことがわかつていれば、待ち時間を
とる必要はなくなる。つまりそのメモリが元々完
全良品で、欠陥ビツトを持つていなければ冗長ビ
ツトを使う必要もなく、全く通常のメモリとして
動作させることが可能であり、速度の遅れも生じ
ない。ところが、冗長ビツトを備えたメモリで
は、冗長ビツトを使う場合に備えて、正規デコー
ダの速度を遅らせた状態で設計する必要があり、
結果として、冗長ビツト使用の有無に拘らず速度
の遅れが生じてしまう。
本発明では前述の如く、冗長ビツトを備えたメ
モリであつても、冗長ビツトを使用しない場合に
は正規デコーダの速度を遅らせる必要のない点に
注目し、冗長ビツト使用の有無で、正規デコーダ
の動作速度、即ちダイナミツク回路においては、
正規デコーダ活性化信号の発生時刻を制御する事
を特徴としている。
モリであつても、冗長ビツトを使用しない場合に
は正規デコーダの速度を遅らせる必要のない点に
注目し、冗長ビツト使用の有無で、正規デコーダ
の動作速度、即ちダイナミツク回路においては、
正規デコーダ活性化信号の発生時刻を制御する事
を特徴としている。
以下具体的実施例を用いて説明する。現在最も
広く用いられている代表的なダイナミツクメモリ
はRAS，CAS２系統のメインクロツクを持ち、
RASクロツクによつてメモリセルアレイの行側
を制御し、CASクロツクで列側を制御している。
本発明での正規デコーダまでの動作は行、列共全
く同じ考え方が可能なため、実施例では、RAS
クロツクによつて行デコーダが動作するまでを述
べる。
広く用いられている代表的なダイナミツクメモリ
はRAS，CAS２系統のメインクロツクを持ち、
RASクロツクによつてメモリセルアレイの行側
を制御し、CASクロツクで列側を制御している。
本発明での正規デコーダまでの動作は行、列共全
く同じ考え方が可能なため、実施例では、RAS
クロツクによつて行デコーダが動作するまでを述
べる。
第１図は冗長ビツトを持たないメモリのブロツ
クダイヤグラムである。１，２はクロツクジエネ
レータで１はRASクロツクを入力としてアドレ
スバツフアー１０の活性化信号φ1を発生し、２
は行デコーダ１１の活性化信号φ2を発生してい
る。２０はメモリセルアレイである。また第２図
は冗長ビツトを備えた場合のブロツクダイヤグラ
ムであり、３，４のクロツクジエネレータ、３０
の予備デコーダ、３１の禁止信号発生回路、２１
の予備メモリセルが追加されており、動作は次の
様に進行する。まずφ1でアドレスバツフアーが
活性化されたアドレス信号は予備デコーダ３０及
び正規デコーダ１１に同時に入力されるが、φ2
によつてまず予備デコーダ３０が活性化され、そ
の出力は予備セル２１を選択し、一方φ3で活性
化される禁止信号発生回路３１にも入力されてい
る。正規デコーダは３１の動作を待つてφ4で活
性化され正規メモリセル２０を選択する。
クダイヤグラムである。１，２はクロツクジエネ
レータで１はRASクロツクを入力としてアドレ
スバツフアー１０の活性化信号φ1を発生し、２
は行デコーダ１１の活性化信号φ2を発生してい
る。２０はメモリセルアレイである。また第２図
は冗長ビツトを備えた場合のブロツクダイヤグラ
ムであり、３，４のクロツクジエネレータ、３０
の予備デコーダ、３１の禁止信号発生回路、２１
の予備メモリセルが追加されており、動作は次の
様に進行する。まずφ1でアドレスバツフアーが
活性化されたアドレス信号は予備デコーダ３０及
び正規デコーダ１１に同時に入力されるが、φ2
によつてまず予備デコーダ３０が活性化され、そ
の出力は予備セル２１を選択し、一方φ3で活性
化される禁止信号発生回路３１にも入力されてい
る。正規デコーダは３１の動作を待つてφ4で活
性化され正規メモリセル２０を選択する。
ここで、入力されたアドレスが予備デコーダに
プログラムされている不良アドレスを一致してい
れば、予備セルが選択され、禁止信号が発生する
ため、正規デコーダがφ4で活性化されても、正
規セルの選択は行なわれず、不良ビツトの置換が
行なわれたことになる。
プログラムされている不良アドレスを一致してい
れば、予備セルが選択され、禁止信号が発生する
ため、正規デコーダがφ4で活性化されても、正
規セルの選択は行なわれず、不良ビツトの置換が
行なわれたことになる。
第１図の通常のメモリではデコーダの活性化は
２段目のクロツクジエネレータで行なわれるが、
第２図の冗長ビツト付では４段目のクロツクジエ
ネレータとなり、２段分の遅延が生じている。
２段目のクロツクジエネレータで行なわれるが、
第２図の冗長ビツト付では４段目のクロツクジエ
ネレータとなり、２段分の遅延が生じている。
第３図は本発明の実施例であり、第２図との違
いはクロツクジエネレータ４である。４の入力に
はφ1，φ3の両者が接続されているため、プログ
ラム用ヒユーズ１０が切断されていない場合つま
り、冗長ビツトを使用しない時には早いクロツク
φ1でφ4が発生し、φ4はφ2とほぼ同じクロツクと
なり正規デコーダの活性化に遅れを生じない。一
方冗長ビツトを使用する場合は１０を切断し、入
力クロツクをφ3として２段分遅れたクロツクφ4
を発生し、予備デコーダと正規デコーダとのマル
チ選択を避けることができる。本実施例では第２
図に対応させた回路構成であるため、φ4の発生
時刻は冗長ビツト使用の有無で２段分の差が生じ
るが、この差は回路構成法によつて変化するもの
である。
いはクロツクジエネレータ４である。４の入力に
はφ1，φ3の両者が接続されているため、プログ
ラム用ヒユーズ１０が切断されていない場合つま
り、冗長ビツトを使用しない時には早いクロツク
φ1でφ4が発生し、φ4はφ2とほぼ同じクロツクと
なり正規デコーダの活性化に遅れを生じない。一
方冗長ビツトを使用する場合は１０を切断し、入
力クロツクをφ3として２段分遅れたクロツクφ4
を発生し、予備デコーダと正規デコーダとのマル
チ選択を避けることができる。本実施例では第２
図に対応させた回路構成であるため、φ4の発生
時刻は冗長ビツト使用の有無で２段分の差が生じ
るが、この差は回路構成法によつて変化するもの
である。
本発明におけるクロツクジエネレータへの入力
切換えには、予備デコーダの不良アドレスの書き
込みと同一方法を用いるのが合理的である。つま
り同一方法であれば、冗長ビツトを使用する場合
に当然必要な不良アドレスの書き込みと同時にク
ロツクジエネレータの入力切換えが可能となるか
らである。
切換えには、予備デコーダの不良アドレスの書き
込みと同一方法を用いるのが合理的である。つま
り同一方法であれば、冗長ビツトを使用する場合
に当然必要な不良アドレスの書き込みと同時にク
ロツクジエネレータの入力切換えが可能となるか
らである。
第１の実施例ではヒユーズの切断による例を述
べたが、逆に短絡する方法もある。例えば不純物
を導入しないポリシリコンはＧΩ級の高低抗値を
持つが、これにレーザを照射してアニールすると
ｋΩ以下の低抵抗とすることができる。
べたが、逆に短絡する方法もある。例えば不純物
を導入しないポリシリコンはＧΩ級の高低抗値を
持つが、これにレーザを照射してアニールすると
ｋΩ以下の低抵抗とすることができる。
第４図には短絡によつて入力を切り換える実施
例を示す。第１の実施例との差はクロツクジエネ
レータ４の入力部のみであるため、この部分のみ
を示す。MOSトランジスタ５０はクロツクジエ
ネレータ１の出力φ1を４へ通過させるスイツチ
として動作し、そのゲートはゲートとドレインを
電源に接続したMOSトランジスタ５１と高低抗
ポリシリコン６０との低抗分割回路の出力で制御
されており動作は次の様になる。
例を示す。第１の実施例との差はクロツクジエネ
レータ４の入力部のみであるため、この部分のみ
を示す。MOSトランジスタ５０はクロツクジエ
ネレータ１の出力φ1を４へ通過させるスイツチ
として動作し、そのゲートはゲートとドレインを
電源に接続したMOSトランジスタ５１と高低抗
ポリシリコン６０との低抗分割回路の出力で制御
されており動作は次の様になる。
冗長ビツトを使用しない場合には６０はレーザ
が照射されないためＧΩ級の高抵抗を保ち、50ゲ
ートレベルは高レベルとなる。このため、φ1は
クロツクジエネレータ４に接続されたことにな
り、φ4はφ1を入力として発生する。冗長ビツト
を使用する場合には、６０にレーザを照射し、ｋ
Ω以下の低抵抗とする。トランジスタ５１の等価
抵抗を数＋ｋΩ以上に設定しておけば５０のゲー
トレベルは十分低レベルとなり、５０はオフし、
φ1は切り離されるため、φ4はφ3を入力して発生
する。
が照射されないためＧΩ級の高抵抗を保ち、50ゲ
ートレベルは高レベルとなる。このため、φ1は
クロツクジエネレータ４に接続されたことにな
り、φ4はφ1を入力として発生する。冗長ビツト
を使用する場合には、６０にレーザを照射し、ｋ
Ω以下の低抵抗とする。トランジスタ５１の等価
抵抗を数＋ｋΩ以上に設定しておけば５０のゲー
トレベルは十分低レベルとなり、５０はオフし、
φ1は切り離されるため、φ4はφ3を入力して発生
する。
実施例１，２では共にクロツクジエネレータ４
への入力信号を切り換えることで、φ4の発生時
刻を制御しているが、本質的に必要なのは正規デ
コーダの活性化時刻を変えることであるから、正
規デコーダへの活性化信号を直接切り換える方法
もある。第５図は上記による実施例である。２つ
のクロツクジエネレータ４，５をワイヤードOR
接にして正規デコーダの活性化信号としている。
冗長ビツトを使用する場合には早く動作するクロ
ツクジエネレータ５をヒユーズ等を用いて高イン
ピーダンス化すれば、遅いクロツクジエネレータ
４によつて活性化が行なわれる。
への入力信号を切り換えることで、φ4の発生時
刻を制御しているが、本質的に必要なのは正規デ
コーダの活性化時刻を変えることであるから、正
規デコーダへの活性化信号を直接切り換える方法
もある。第５図は上記による実施例である。２つ
のクロツクジエネレータ４，５をワイヤードOR
接にして正規デコーダの活性化信号としている。
冗長ビツトを使用する場合には早く動作するクロ
ツクジエネレータ５をヒユーズ等を用いて高イン
ピーダンス化すれば、遅いクロツクジエネレータ
４によつて活性化が行なわれる。
以上述べたように本発明によれば、冗長ビツト
を備えたメモリであつても、冗長ビツトを使用し
ない場合には、通常のメモリと同等の動作速度を
持ち、冗長ビツトを使用する場合のみ、クロツク
ジエネレータに遅れを生じさせ、誤動作を防止す
るクロツクジエネレータを構成できる。
を備えたメモリであつても、冗長ビツトを使用し
ない場合には、通常のメモリと同等の動作速度を
持ち、冗長ビツトを使用する場合のみ、クロツク
ジエネレータに遅れを生じさせ、誤動作を防止す
るクロツクジエネレータを構成できる。
第１図は冗長ビツトを持たない通常のメモリの
ブロツクダイヤグラムであり、第２図は従来の冗
長ビツト付メモリのブロツクダイヤグラムであ
る。第３，４，５図各々は本発明の実施例であ
る。 なお図において、１，２，３，４，５……クロ
ツクジエネレータ、１０……アドレスバツフア
ー、１１……正規デコーダ、２０……正規メモリ
セルアレイ、２１……冗長メモリセル、３０……
予備デコーダ、３１……禁止信号発生回路、４０
……プログラム用ヒユーズ、５０，５１……
MOSトランジスタ、６０……高抵抗ポリシリコ
ン、である。
ブロツクダイヤグラムであり、第２図は従来の冗
長ビツト付メモリのブロツクダイヤグラムであ
る。第３，４，５図各々は本発明の実施例であ
る。 なお図において、１，２，３，４，５……クロ
ツクジエネレータ、１０……アドレスバツフア
ー、１１……正規デコーダ、２０……正規メモリ
セルアレイ、２１……冗長メモリセル、３０……
予備デコーダ、３１……禁止信号発生回路、４０
……プログラム用ヒユーズ、５０，５１……
MOSトランジスタ、６０……高抵抗ポリシリコ
ン、である。
Claims (1)
- １ 正規のメモリセルアレイと、アドレス情報に
従つて前記正規のメモリセルアレイのセルを第１
のクロツクに応答して選択する第１のデコーダ
と、冗長メモリセルアレイと、前記正規のメモリ
セルアレイが少なくとも１つの欠陥セルを有し、
かつ前記アドレス情報が前記正規のメモリセルア
レイの欠陥セルを指示している時に第２のクロツ
クに応答して前記冗長メモリセルアレイのセルを
選択する第２のデコーダと、前記正規のメモリセ
ルアレイに少なくとも１つの欠陥セルが存在して
いる時に第１の状態に設定され、欠陥セルが存在
していない時に第２の状態に設定されるプログラ
ム手段と、コントロール信号が入力されてから第
１の期間経過した時に前記第２のクロツクを発生
する第１のクロツク発生手段と、前記プログラム
手段が第１の状態の時に前記コントロール信号が
入力されてから第２の期間経過した時に前記第１
のクロツクを発生し、前記プログラム手段が前記
第２の状態の時に前記コントロール信号が入力さ
れてから第３の期間経過した時に前記第１のクロ
ツクを発生する第２のクロツク発生手段とを有
し、前記第３の期間は前記第２の期間よりも短い
ことを特徴とする冗長ビツト付メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58078983A JPS59203299A (ja) | 1983-05-06 | 1983-05-06 | 冗長ビット付メモリ |
| US06/607,050 US4723227A (en) | 1983-05-06 | 1984-05-04 | Redundant type memory circuit with an improved clock generator |
| EP84105145A EP0124900B1 (en) | 1983-05-06 | 1984-05-07 | Reduntant type memory circuit with an improved clock generator |
| DE8484105145T DE3483593D1 (de) | 1983-05-06 | 1984-05-07 | Redundanztypspeicherschaltung mit verbessertem taktgeber. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58078983A JPS59203299A (ja) | 1983-05-06 | 1983-05-06 | 冗長ビット付メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59203299A JPS59203299A (ja) | 1984-11-17 |
| JPH0250559B2 true JPH0250559B2 (ja) | 1990-11-02 |
Family
ID=13677120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58078983A Granted JPS59203299A (ja) | 1983-05-06 | 1983-05-06 | 冗長ビット付メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4723227A (ja) |
| EP (1) | EP0124900B1 (ja) |
| JP (1) | JPS59203299A (ja) |
| DE (1) | DE3483593D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021065353A (ja) * | 2019-10-21 | 2021-04-30 | 中島 秀夫 | 無電動小旋回身体移動補助機能と電動小旋回身体移動補助機能とを有し自分で自分の体を小旋回移動する天秤介護方法。 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177946A (ja) * | 1984-09-26 | 1986-04-21 | Hitachi Ltd | 半導体記憶装置 |
| JPS62222500A (ja) * | 1986-03-20 | 1987-09-30 | Fujitsu Ltd | 半導体記憶装置 |
| JP2580128B2 (ja) * | 1986-07-18 | 1997-02-12 | 日立超エル・エス・アイエンジニアリング株式会社 | 半導体記憶装置 |
| JP2577724B2 (ja) * | 1986-07-31 | 1997-02-05 | 三菱電機株式会社 | 半導体記憶装置 |
| EP0257120B1 (de) * | 1986-08-22 | 1992-06-10 | International Business Machines Corporation | Dekodierverfahren und -Schaltungsanordnung für einen redundanten CMOS-Halbleiterspeicher |
| JPS63244494A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | 半導体記憶装置 |
| US5022006A (en) * | 1988-04-01 | 1991-06-04 | International Business Machines Corporation | Semiconductor memory having bit lines with isolation circuits connected between redundant and normal memory cells |
| JPH02177087A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | リダンダンシーデコーダ |
| JP2659436B2 (ja) * | 1989-08-25 | 1997-09-30 | 富士通株式会社 | 半導体記憶装置 |
| JPH03252998A (ja) * | 1990-02-28 | 1991-11-12 | Sharp Corp | 半導体記憶装置 |
| US5177744A (en) * | 1990-09-04 | 1993-01-05 | International Business Machines Corporation | Method and apparatus for error recovery in arrays |
| KR940002272B1 (ko) * | 1991-05-24 | 1994-03-19 | 삼성전자 주식회사 | 리던던시 기능을 가지는 반도체 메모리 장치 |
| JP2888034B2 (ja) * | 1991-06-27 | 1999-05-10 | 日本電気株式会社 | 半導体メモリ装置 |
| WO1993021578A1 (de) * | 1992-04-16 | 1993-10-28 | Siemens Aktiengesellschaft | Integrierter halbleiterspeicher mit redundanzeinrichtung |
| US5557618A (en) * | 1993-01-19 | 1996-09-17 | Tektronix, Inc. | Signal sampling circuit with redundancy |
| US5568433A (en) * | 1995-06-19 | 1996-10-22 | International Business Machines Corporation | Memory array having redundant word line |
| KR100196515B1 (ko) * | 1995-06-30 | 1999-06-15 | 김영환 | 반도체 메모리 장치의 리던던시 회로 |
| GB9609834D0 (en) * | 1996-05-10 | 1996-07-17 | Memory Corp Plc | Semiconductor device |
| US5708613A (en) * | 1996-07-22 | 1998-01-13 | International Business Machines Corporation | High performance redundancy in an integrated memory system |
| US5968180A (en) * | 1997-09-30 | 1999-10-19 | Intel Corporation | Data capture circuit for asynchronous data transfer |
| US6317370B2 (en) * | 1998-01-12 | 2001-11-13 | Micron Technology, Inc. | Timing fuse option for row repair |
| KR100340113B1 (ko) * | 1998-06-29 | 2002-09-26 | 주식회사 하이닉스반도체 | 반도체메모리장치 |
| US6134176A (en) * | 1998-11-24 | 2000-10-17 | Proebsting; Robert J. | Disabling a defective element in an integrated circuit device having redundant elements |
| JP3398686B2 (ja) * | 1999-06-14 | 2003-04-21 | エヌイーシーマイクロシステム株式会社 | 半導体記憶装置 |
| US6970045B1 (en) | 2003-06-25 | 2005-11-29 | Nel Frequency Controls, Inc. | Redundant clock module |
| US20090161470A1 (en) * | 2007-12-20 | 2009-06-25 | Micron Technology, Inc. | Circuit for dynamic readout of fused data in image sensors |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5782297A (en) * | 1980-11-11 | 1982-05-22 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor storage device |
| US4576455A (en) * | 1984-02-10 | 1986-03-18 | Panavision, Inc. | Dual motor reversible drive film magazine |
-
1983
- 1983-05-06 JP JP58078983A patent/JPS59203299A/ja active Granted
-
1984
- 1984-05-04 US US06/607,050 patent/US4723227A/en not_active Expired - Fee Related
- 1984-05-07 DE DE8484105145T patent/DE3483593D1/de not_active Expired - Lifetime
- 1984-05-07 EP EP84105145A patent/EP0124900B1/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021065353A (ja) * | 2019-10-21 | 2021-04-30 | 中島 秀夫 | 無電動小旋回身体移動補助機能と電動小旋回身体移動補助機能とを有し自分で自分の体を小旋回移動する天秤介護方法。 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0124900A3 (en) | 1987-08-26 |
| EP0124900A2 (en) | 1984-11-14 |
| EP0124900B1 (en) | 1990-11-14 |
| DE3483593D1 (de) | 1990-12-20 |
| US4723227A (en) | 1988-02-02 |
| JPS59203299A (ja) | 1984-11-17 |
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