JPH0252901B2 - - Google Patents
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- JPH0252901B2 JPH0252901B2 JP57064967A JP6496782A JPH0252901B2 JP H0252901 B2 JPH0252901 B2 JP H0252901B2 JP 57064967 A JP57064967 A JP 57064967A JP 6496782 A JP6496782 A JP 6496782A JP H0252901 B2 JPH0252901 B2 JP H0252901B2
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- Japan
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- value
- digital
- judgment
- data
- incoming data
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
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- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
本発明は、Ｎ値の振幅情報をもつ信号の振幅を
変換したｎビツトのデジタル信号からなるデジタ
ルデータを上記Ｎ値、ただしＮ＜2nに弁別するレ
ベル判定方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a level determination method for discriminating digital data consisting of an n-bit digital signal obtained by converting the amplitude of a signal having amplitude information of N values into the above-mentioned N values, where N<2 n . It is something.
従来、パルス符号変調（PCM）、直交振幅変調
（QAM）等のＮ値の振幅情報をもつ信号の振幅
を変換したｎビツトのデジタル信号からなるデジ
タルデータのレベル判定は、固定のスレツシヨル
ドレベル（正確にいえばスレツシヨルドレベルを
表わすデジタル値）を設け、この値と上記デジタ
ルデータとを比較してＮ値の振幅情報に弁別して
いた。 Conventionally, level determination of digital data consisting of an n-bit digital signal obtained by converting the amplitude of a signal with N-value amplitude information such as pulse code modulation (PCM) or quadrature amplitude modulation (QAM) has been performed using a fixed threshold level. (To be precise, a digital value representing a threshold level) is provided, and this value is compared with the digital data to discriminate N-value amplitude information.
この方式では温度変化や経年変化等により振幅
情報に変動が起きた場合、データ弁別用に使用す
るスレツシヨルドレベルが固定のため、誤つたレ
ベル判定を行なつてしまう欠点があつた。また、
振幅変動や振幅のバラツキ等を考えた上で固定の
スレツシヨルドレベルを決定することは非常に困
難であり、その場の状態にあつた設定値をその都
度、マニユアルでセツトしてやらなければならな
いという欠点があつた。 This method has the drawback that when fluctuations occur in the amplitude information due to temperature changes, aging, etc., the threshold level used for data discrimination is fixed, resulting in erroneous level determination. Also,
It is extremely difficult to determine a fixed threshold level after considering amplitude fluctuations and variations in amplitude, and it is necessary to manually set a setting value that suits the current situation each time. There were flaws.
本発明の目的はこれらの欠点を除去するため、
レベル判定用のスレツシヨルドレベルを自動的に
最適な値に設定してレベル判定を行なうようにし
たもので、以下、図面について詳細に説明する。 The purpose of the invention is to eliminate these drawbacks,
The threshold level for level determination is automatically set to an optimal value to perform level determination.The drawings will be described in detail below.
第１図は本発明の一実施例を示すもので、図
中、１はセレクタ、２はアドレスカウンタ
（ADC）、３はランダム・アクセス・メモリ
（RAM）、４及び９はレジスタ群であり、該レジ
スタ群４はレジスタ４−１乃至４−６で構成さ
れ、レジスタ群９はレジスタ９−１，９−２，９
−３で構成されている。また、５は加算器、６は
割り算器、７及び１１は定数設定器、８は判定回
路、１０は比較回路である。 FIG. 1 shows an embodiment of the present invention, in which 1 is a selector, 2 is an address counter (ADC), 3 is a random access memory (RAM), 4 and 9 are register groups, The register group 4 is composed of registers 4-1 to 4-6, and the register group 9 is composed of registers 9-1, 9-2, 9.
-3. Further, 5 is an adder, 6 is a divider, 7 and 11 are constant setters, 8 is a determination circuit, and 10 is a comparison circuit.
次に動作を説明するが、わかりやすくするため
に入力（デジタル）データが４つのレベルのいず
れかに区分される８ビツトの２進符号からなり、
レベル的に多少変動があるものを200個サンプル
してスレツシヨルドレベルを決定する場合を示
す。 The operation will be explained next, but for the sake of clarity, the input (digital) data consists of an 8-bit binary code that is divided into one of four levels.
A case is shown in which the threshold level is determined by sampling 200 samples with some level fluctuations.
まず、入力データを200個サンプルするまでセ
レクタ１は入力側にセツトされており、入力デー
タをそのままアドレスカウンタ２に出力する。ア
ドレスカウンタ２は入力データと同じビツト数を
持ち、入力データのデジタル値をそのままRAM
３のアドレスとする。即ち、入力データが到来す
るとその入力データのデジタル値と同じアドレス
がRAM３に指定され、該当アドレスのデータ
（初期状態では「０」）が読み出される。該データ
はレジスタ４−３に一旦格納され、定数設定器１
１から引き出された定数「１」と加算器５にて加
算され、RAM３の同一アドレスに再格納され
る。この動作を200回繰り返した時、RAM３の
データ格納状態がどうなるかを示したものが第２
図である。 First, the selector 1 is set to the input side until 200 samples of input data are sampled, and the input data is output to the address counter 2 as is. Address counter 2 has the same number of bits as the input data, and stores the digital value of the input data as is in the RAM.
3 address. That is, when input data arrives, the same address as the digital value of the input data is specified in the RAM 3, and the data at the corresponding address ("0" in the initial state) is read out. The data is temporarily stored in the register 4-3, and the constant setter 1
It is added to the constant "1" drawn from 1 by the adder 5, and is stored again at the same address in the RAM 3. The second figure shows what happens to the data storage state of RAM3 when this operation is repeated 200 times.
It is a diagram.
第２図において、縦軸はRAM３の格納番地を
表わしており、入力データが８ビツトの２進符号
であるので０番地から255番地になる。また、入
力データのデジタル値がそのままRAM３の格納
番地になつているので、このRAM３の格納番地
は入力データが取り得る全てのデジタル値と考え
て良い。横軸は０番地から255番地に格納された
データ数を示しており、これは到来した同一デジ
タル値のデータの個数を表わしている。 In FIG. 2, the vertical axis represents the storage addresses of the RAM 3, which range from address 0 to address 255 since the input data is an 8-bit binary code. Further, since the digital value of the input data is directly stored at the storage address of the RAM 3, the storage address of the RAM 3 can be considered to be all the digital values that the input data can take. The horizontal axis shows the number of data stored in addresses 0 to 255, which represents the number of pieces of data of the same digital value that have arrived.
もし、４つのレベルに対応する入力データのデ
ジタル値に変動がなく、その発生する頻度も同一
とすると、データが格納される番地は４つしかな
く、その到来回数は50個ずつになる。しかしなが
ら、実際にはレベル変動があるので、第２図のよ
うに４つの番地以外にもデータは格納される。入
力データを200個取り終るとセレクタ１は切り替
わり、入力データを受け付けなくなる。 If the digital values of the input data corresponding to the four levels do not change and the frequency of occurrence is the same, there are only four addresses where data is stored, and the number of times each data arrives is 50. However, since there are actually level fluctuations, data is stored at addresses other than the four addresses as shown in FIG. When 200 pieces of input data have been taken, selector 1 is switched and no longer accepts input data.
次に、この200個のデータに基づいて３つのス
レツシヨルドレベルを算出する処理について説明
する。まず、アドレスカウンタ２を255にセツト
し、RAM３に格納してある該当アドレスのデー
タを読み出し、レジスタ４−３に一旦格納する。
該格納したデータを判定回路８に送出して定数設
定器７の判定値と比較する。この判定値はピーク
を見つけるためのもので前もつて決定しておく
が、ここでは仮に「10」としておく。レジスタ４
−３の内容が該判定値よりも小さければ、アドレ
スカウンタ２を１つ減算してRAM３に格納して
あるデータを再度読み出しレジスタ４−６にセツ
トし、上記レジスタ４−３の内容とレジスタ４−
６の内容とを加算器５にて加算してレジスタ４−
３に再セツトする。そして、レジスタ４−３の内
容と判定値を再度比較する。上記動作を繰り返し
実行して判定値よりも大きくなつた時のアドレス
カウンタ２の値をレジスタ４−１にセツトする。
第２図に示す値Ａはこの時、レジスタ４−１にセ
ツトした値を示している。また、斜線部分の面積
が判定値より大きくなるまでにデータを加算して
いた最終値を示している。 Next, a process for calculating three threshold levels based on these 200 pieces of data will be explained. First, the address counter 2 is set to 255, and the data at the corresponding address stored in the RAM 3 is read out and temporarily stored in the register 4-3.
The stored data is sent to the judgment circuit 8 and compared with the judgment value of the constant setter 7. This judgment value is used to find the peak and has been determined in advance, but here it is temporarily set to "10". register 4
If the contents of -3 are smaller than the judgment value, the address counter 2 is decremented by one, the data stored in RAM 3 is read out again and set in register 4-6, and the contents of register 4-3 and register 4 are read out again. −
The contents of register 4-6 are added with adder 5 and the contents of register 4-
Reset to 3. Then, the contents of the register 4-3 and the determination value are compared again. The above operation is repeated and the value of the address counter 2 when it becomes larger than the determination value is set in the register 4-1.
Value A shown in FIG. 2 indicates the value set in register 4-1 at this time. It also shows the final value obtained by adding data until the area of the shaded area becomes larger than the determination value.
次に、アドレスカウンタ２を０にセツトし、今
度はアドレスを１つずつ加算していき、その都
度、RAM３に格納されているデータを加算して
行き、判定値より大きくなる値Ｂを検出し、レジ
スタ４−４にセツトする。レジスタ４−１とレジ
スタ４−４の内容を加算器５で加算し、割り算器
６にて２で割つた値をレジスタ９−１にセツトす
る。この値は第２図に示す値Ｃ、即ち第１の真の
スレツシヨルドレベルを表わす値Ｃの仮の値C′、
即ち第１の仮のスレツシヨルドレベルを表わす値
C′である。この時、２で割る演算は１ビツトシフ
トダウンで行なう。以下同様、２で割る演算は１
ビツトシフトダウンで行なう。レジスタ９−１の
値C′をセレクタ１を経由してアドレスカウンタ２
にセツトする。 Next, address counter 2 is set to 0, and the addresses are incremented one by one. Each time, the data stored in RAM 3 is added, and a value B that is larger than the judgment value is detected. , set in register 4-4. Adder 5 adds the contents of register 4-1 and register 4-4, and divider 6 divides the resulting value by 2. The resulting value is set in register 9-1. This value is the value C shown in FIG. 2, that is, the provisional value C' of the value C representing the first true threshold level.
That is, the value representing the first temporary threshold level.
C′. At this time, the operation of dividing by 2 is performed by shifting down by 1 bit. Similarly, the operation of dividing by 2 is 1
Perform bit shift down. The value C' of register 9-1 is sent to address counter 2 via selector 1.
Set to .
この値C′を基準にして前記と同様の演算を行な
い、第２図のＤの値（第１の判定デジタル値）及
びＥの値（第２の判定デジタル値）を検出し、そ
れぞれレジスタ４−５及び４−２にセツトし、該
レジスタ４−５及び４−２の内容を加算し、２で
割つた値を再びレジスタ９−１にセツトする。こ
れにより求める第１の真のスレツシヨルドレベル
を表わす値Ｃが算出される。 Using this value C' as a reference, the same calculation as above is performed to detect the value D (first judgment digital value) and the value E (second judgment digital value) in FIG. -5 and 4-2, add the contents of registers 4-5 and 4-2, and set the value divided by 2 in register 9-1 again. As a result, a value C representing the first true threshold level to be determined is calculated.
以下同様にして（Ａ＋Ｄ）／２により第２の仮
のスレツシヨルドレベルを表わす値F′を算出しレ
ジスタ９−２にセツトし、この値F′を基準にして
第２図のＨの値（第１の判定デジタル値）及びＩ
の値（第２の判定デジタル値）を検出し、（Ｈ＋
Ｉ）／２の値、即ち第２の真のスレツシヨルドレ
ベルを表わす値Ｆを再びレジスタ９−２にセツト
する。さらに（Ｂ＋Ｅ）／２により第３の仮のス
レツシヨルドレベルを表わす値G′を算出しレジ
スタ９−３にセツトし、この値G′を基準にして
第２図のＪの値（第１の判定デジタル値）及びＫ
の値（第２の判定デジタル値）を検出し、（Ｊ＋
Ｋ）／２の値、即ち第３の真のスレツシヨルドレ
ベルを表わす値Ｇを再びレジスタ９−３にセツト
する。 Similarly, the value F' representing the second provisional threshold level is calculated from (A+D)/2 and set in register 9-2, and the value of H in FIG. 2 is calculated using this value F' as a reference. (first judgment digital value) and I
(second judgment digital value) is detected, and (H+
I)/2, ie, the value F representing the second true threshold level, is again set in register 9-2. Furthermore, a value G' representing a third provisional threshold level is calculated from (B+E)/2, and set in register 9-3. Using this value G' as a reference, the value of J in FIG. judgment digital value) and K
(J+
The value G representing the third true threshold level is again set in register 9-3.
以上により求められた３つの真のスレツシヨル
ドレベルを表わす値Ｃ，Ｆ，Ｇはそれぞれレジス
タ９−１，９−２，９−３にセツトされており、
その出力は比較回路１０に接続されている。この
比較回路１０には入力データも接続されており、
真のスレツシヨルドレベルを表わす値Ｃ，Ｆ，Ｇ
により所定の４値に変換され出力される。このス
レツシヨルドレベルの算出は周期的に行なわれて
おり、これにより振幅変動が起つても誤つたレベ
ル判定を行なわずに正しい４値を出力する。 Values C, F, and G representing the three true threshold levels determined above are set in registers 9-1, 9-2, and 9-3, respectively.
Its output is connected to a comparison circuit 10. Input data is also connected to this comparison circuit 10,
Values C, F, G representing the true threshold level
is converted into a predetermined four-value value and output. This calculation of the threshold level is performed periodically, so that even if amplitude fluctuation occurs, correct four values are output without making an erroneous level determination.
第３図は入力サンプル・演算処理の時間的経過
を表わしており、まず入力データを取り込み、次
に取り込んだ入力データに基づいてスレツシヨル
ドレベルの算出演算を行なつている。なお、入力
データのレベル判定は上記期間中も実行してお
り、スレツシヨルドレベルの変更をするまでの期
間は変更前のスレツシヨルドレベルで４値を決定
している。 FIG. 3 shows the time course of input sample/arithmetic processing, in which input data is first taken in, and then a threshold level calculation is performed based on the taken input data. Note that the level judgment of the input data is also executed during the above period, and the four values are determined by the threshold level before the change until the threshold level is changed.
以上説明したように本発明によれば、Ｎ値の振
幅情報をもつ信号の振幅を変換したｎビツトのデ
ジタル信号からなるデジタルデータを上記Ｎ値、
ただしＮ＜2nに弁別するレベル判定方式におい
て、上記デジタルデータを所定数サンプルし、ｎ
ビツトのデジタル信号が取り得る全てのデジタル
値毎に到来データ数を求める手段と、仮のスレツ
シヨルドレベルを表わすデジタル値に対応する上
記到来データ数を所定の判定値と比較し、判定値
以下の時は該到来データ数に上記デジタル値より
１つ大きいデジタル値に対応する到来データ数を
加算し、該加算したものを到来データ数として再
び判定値と比較し、到来データ数が判定値を越え
るまで比較を繰返し、越えた時のデジタル値を一
の第１の判定デジタル値としてＮ−１個の第１の
判定デジタル値を求める手段と、仮のスレツシヨ
ルドレベルを表わすデジタル値に対応する上記到
来データ数を所定の判定値と比較し、判定値以下
の時は該到来データ数に上記デジタル値より１つ
小さいデジタル値に対応する到来データ数を加算
し、該加算したものを到来データ数として再び判
定値と比較し、到来データ数が判定値を越えるま
で比較を繰返し、越えた時のデジタル値を一の第
２の判定デジタル値としてＮ−１個の第２の判定
デジタル値を求める手段と、第１及び第２の判定
デジタル値のうち、同じ仮のスレツシヨルドレベ
ルを表わすデジタル値に基づくもの同士の中間値
を求める手段と、該中間値を真のスレツシヨルド
レベルとして上記デジタルデータを比較し弁別す
る手段とを備えたため、実際の入力データのデジ
タル値に適応したレベル判定を実行することがで
き、温度変化や回路の経年変化に基づくデータレ
ベルの変化が生ずる伝送系等に用いて極めて有効
である。 As explained above, according to the present invention, digital data consisting of an n-bit digital signal obtained by converting the amplitude of a signal having N-value amplitude information can be converted to the N-value,
However, in the level judgment method that discriminates N<2 n , a predetermined number of samples of the above digital data are used, and n
means for calculating the number of incoming data for each digital value that a bit digital signal can take, and comparing the number of incoming data corresponding to a digital value representing a temporary threshold level with a predetermined judgment value, and determining whether the number of incoming data is less than or equal to the judgment value. In this case, add the number of arriving data corresponding to a digital value that is one larger than the above digital value to the number of arriving data, and use the added value as the number of arriving data and compare it with the judgment value again. A means for calculating N-1 first judgment digital values by repeating the comparison until the threshold level is exceeded and using the digital value when the threshold is exceeded as one first judgment digital value, and corresponding to the digital value representing the temporary threshold level. The number of incoming data is compared with a predetermined judgment value, and if it is less than the judgment value, the number of incoming data corresponding to a digital value one smaller than the digital value is added to the number of incoming data, and the added value is determined as incoming data. The number of data is compared again with the judgment value, and the comparison is repeated until the number of incoming data exceeds the judgment value, and when the number of incoming data exceeds the judgment value, the digital value is set as one second judgment digital value and N-1 second judgment digital values. means for determining an intermediate value between the first and second determination digital values based on digital values representing the same provisional threshold level, and determining the intermediate value as a true threshold level. Since it is equipped with a means for comparing and discriminating the above-mentioned digital data, it is possible to execute a level judgment that is adapted to the digital value of the actual input data, and it is possible to perform a level judgment that is adapted to the digital value of the actual input data. It is extremely effective when used in systems, etc.
図面は本発明の一実施例を示すもので、第１図
は本発明のレベル判定回路のブロツク図、第２図
はRAM３に格納されたデータの状態を示す説明
図、第３図は入力サンプル・演算処理のサイクル
を示す説明図である。
１……セレクタ、２……アドレスカウンタ
（ADC）、３……ランダム・アクセス・メモリ
（RAM）、４，９……レジスタ群、４−１〜４−
６，９−１〜９−３……レジスタ、５……加算
器、６……割り算器、７，１１……定数設定器、
８……判定回路、１０……比較回路、Ｃ，Ｆ，Ｇ
……真のスレツシヨルドレベルを表わす値。
The drawings show one embodiment of the present invention. Fig. 1 is a block diagram of the level judgment circuit of the invention, Fig. 2 is an explanatory diagram showing the state of data stored in RAM 3, and Fig. 3 is an input sample. - It is an explanatory diagram showing a cycle of arithmetic processing. 1... Selector, 2... Address counter (ADC), 3... Random access memory (RAM), 4, 9... Register group, 4-1 to 4-
6, 9-1 to 9-3... register, 5... adder, 6... divider, 7, 11... constant setter,
8... Judgment circuit, 10... Comparison circuit, C, F, G
...Value representing the true threshold level.
Claims (1)
ｎビツトのデジタル信号からなるデジタルデータ
を上記Ｎ値、ただしＮ＜2nに弁別するレベル判定
方式において、 上記デジタルデータを所定数サンプルし、ｎビ
ツトのデジタル信号が取り得る全てのデジタル値
毎に到来データ数を求める手段と、 仮のスレツシヨルドレベルを表わすデジタル値
に対応する上記到来データ数を所定の判定値と比
較し、判定値以下の時は該到来データ数に上記デ
ジタル値より１つ大きいデジタル値に対応する到
来データ数を加算し、該加算したものを到来デー
タ数として再び判定値と比較し、到来データ数が
判定値を越えるまで比較を繰返し、越えた時のデ
ジタル値を一の第１の判定デジタル値としてＮ−
１個の第１の判定デジタル値を求める手段と、 仮のスレツシヨルドレベルを表わすデジタル値
に対応する上記到来データ数を所定の判定値と比
較し、判定値以下の時は該到来データ数に上記デ
ジタル値より１つ小さいデジタル値に対応する到
来データ数を加算し、該加算したものを到来デー
タ数として再び判定値と比較し、到来データ数が
判定値を越えるまで比較を繰返し、越えた時のデ
ジタル値を一の第２の判定デジタル値としてＮ−
１個の第２の判定デジタル値を求める手段と、 第１及び第２の判定デジタル値のうち、同じ仮
のスレツシヨルドレベルを表わすデジタル値に基
づくもの同士の中間値を求める手段と、 該中間値を真のスレツシヨルドレベルとして上
記デジタルデータを比較し弁別する手段とを備え
た ことを特徴とするレベル判定方式。[Claims] 1. In a level determination method for discriminating digital data consisting of an n-bit digital signal obtained by converting the amplitude of a signal having N-value amplitude information into the above-mentioned N values, where N<2 n , the above-mentioned digital data means for sampling a predetermined number of data and determining the number of incoming data for each digital value that the n-bit digital signal can take; When the number of incoming data is less than the judgment value, the number of incoming data corresponding to a digital value one larger than the digital value is added to the number of incoming data, and the added value is used as the number of incoming data and compared with the judgment value again, The comparison is repeated until the number of arriving data exceeds the judgment value, and the digital value when the number exceeds the judgment value is set as the first judgment digital value of N-
means for determining one first judgment digital value; and comparing the number of incoming data corresponding to the digital value representing a provisional threshold level with a predetermined judgment value, and when it is less than the judgment value, the number of incoming data is determined. Add the number of incoming data corresponding to a digital value that is one smaller than the above digital value to The digital value when
means for obtaining one second judgment digital value; means for obtaining an intermediate value between the first and second judgment digital values based on digital values representing the same provisional threshold level; and means for comparing and discriminating the digital data using an intermediate value as a true threshold level.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6496782A JPS58182353A (en) | 1982-04-19 | 1982-04-19 | Level deciding system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6496782A JPS58182353A (en) | 1982-04-19 | 1982-04-19 | Level deciding system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182353A JPS58182353A (en) | 1983-10-25 |
| JPH0252901B2 true JPH0252901B2 (en) | 1990-11-15 |
Family
ID=13273320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6496782A Granted JPS58182353A (en) | 1982-04-19 | 1982-04-19 | Level deciding system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182353A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273654U (en) * | 1985-10-28 | 1987-05-12 | ||
| JPS63155847A (en) * | 1986-12-19 | 1988-06-29 | Agency Of Ind Science & Technol | Reducing system for erroneous decoding |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133783A (en) * | 1981-02-13 | 1982-08-18 | Nippon Hoso Kyokai <Nhk> | Slice level setting system |
-
1982
- 1982-04-19 JP JP6496782A patent/JPS58182353A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182353A (en) | 1983-10-25 |
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