JPH025309B2 - - Google Patents
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- JPH025309B2 JPH025309B2 JP56174313A JP17431381A JPH025309B2 JP H025309 B2 JPH025309 B2 JP H025309B2 JP 56174313 A JP56174313 A JP 56174313A JP 17431381 A JP17431381 A JP 17431381A JP H025309 B2 JPH025309 B2 JP H025309B2
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- Japan
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- region
- type
- gate
- emitter
- electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
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- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特にMOS型電界効果ト
ランジスタ（以下、MOS FETという）のゲー
ト破壊を防止するゲート保護素子に関するもので
ある。
ランジスタ（以下、MOS FETという）のゲー
ト破壊を防止するゲート保護素子に関するもので
ある。
一般にMOS FETのゲート部分は、その構造
上、ゲート電極と半導体基板とを一対の電極とし
かつその間の酸化膜を誘電体とする平行コンデン
サとみなせるので、ゲート電極への印加し得うる
電圧の大きさは誘電体の破壊耐圧VMで決まり、
自ら限界がある。このためゲート電極へサージ等
による異常電圧が印加された場合、ゲート破壊を
起こすことがあるのでMOS FETのゲート保護
素子が必要となる。
上、ゲート電極と半導体基板とを一対の電極とし
かつその間の酸化膜を誘電体とする平行コンデン
サとみなせるので、ゲート電極への印加し得うる
電圧の大きさは誘電体の破壊耐圧VMで決まり、
自ら限界がある。このためゲート電極へサージ等
による異常電圧が印加された場合、ゲート破壊を
起こすことがあるのでMOS FETのゲート保護
素子が必要となる。
第１図は従来のMOS FETのゲート保護回路
を示す回路図である。図中の２００はゲート破壊
防止のために接続されたダイオード、１００は
MOS FETであり、MOS FET１００のゲート
Ｇ及びダイオード２００の陽極が入力端子Ｉに接
続されている。このように入力端子Ｉと接地端子
Ｅとの間にダイオード２００を介挿することによ
り、電流バイパス路を設けMOS FET１００の
ゲートＧに過大電圧が印加されるのを阻止し、ゲ
ート破壊を防止している。従つて、従来回路にお
いて、ダイオード２００がMOS FET１００の
ゲート破壊防止に有効に作用するためにはダイオ
ード２００の耐圧VBがMOS FET１００の破壊
耐圧VMより低くする必要がある。
を示す回路図である。図中の２００はゲート破壊
防止のために接続されたダイオード、１００は
MOS FETであり、MOS FET１００のゲート
Ｇ及びダイオード２００の陽極が入力端子Ｉに接
続されている。このように入力端子Ｉと接地端子
Ｅとの間にダイオード２００を介挿することによ
り、電流バイパス路を設けMOS FET１００の
ゲートＧに過大電圧が印加されるのを阻止し、ゲ
ート破壊を防止している。従つて、従来回路にお
いて、ダイオード２００がMOS FET１００の
ゲート破壊防止に有効に作用するためにはダイオ
ード２００の耐圧VBがMOS FET１００の破壊
耐圧VMより低くする必要がある。
このように低い耐圧VBを得るゲート保護素子
の例として第２図にその断面図を示すような横型
PNPトランジスタのエミツタとベースを短絡し
て保護ダイオードとしたものがある。すなわち、
Ｐ型半導体基板２１にN+型埋込み分離層２２と
P+型埋込み分離層２３とを形成し、その上にＮ
型エピタキシヤル層２４を形成してN+型埋込み
層２２とP+型埋込み分離層２３とをＮ型エピタ
キシヤル層２４中に成長せしめている。さらに表
面酸化膜３６を拡散マスクとしてP+型絶縁分離
領域２５をP+型埋込み分離層２３のＮ型エピタ
キシヤル層２４中への成長部分に接触するように
拡散形成する。その後、PNPトランジスタのコ
レクタおよびエミツタとなるＰ型領域２９，２８
とベース取り出し部となるN+型領域３２を拡散
形成する。更に、表面酸化膜３６の開孔を通して
金属配線２０でベース取り出しN+型領域３２と
エミツタＰ型領域２８とを接続しこれを入力端子
Ｉとし、コレクタＰ型領域２９を基準電位端子Ｅ
に接続する。尚、入力端子Ｉと基準電位端子Ｅと
は第１図と対応したものである。
の例として第２図にその断面図を示すような横型
PNPトランジスタのエミツタとベースを短絡し
て保護ダイオードとしたものがある。すなわち、
Ｐ型半導体基板２１にN+型埋込み分離層２２と
P+型埋込み分離層２３とを形成し、その上にＮ
型エピタキシヤル層２４を形成してN+型埋込み
層２２とP+型埋込み分離層２３とをＮ型エピタ
キシヤル層２４中に成長せしめている。さらに表
面酸化膜３６を拡散マスクとしてP+型絶縁分離
領域２５をP+型埋込み分離層２３のＮ型エピタ
キシヤル層２４中への成長部分に接触するように
拡散形成する。その後、PNPトランジスタのコ
レクタおよびエミツタとなるＰ型領域２９，２８
とベース取り出し部となるN+型領域３２を拡散
形成する。更に、表面酸化膜３６の開孔を通して
金属配線２０でベース取り出しN+型領域３２と
エミツタＰ型領域２８とを接続しこれを入力端子
Ｉとし、コレクタＰ型領域２９を基準電位端子Ｅ
に接続する。尚、入力端子Ｉと基準電位端子Ｅと
は第１図と対応したものである。
次に第２図に示す保護ダイオードの動作原理を
示す。入力端子Ｉにサージが印加されると横型
PNPトランジスタのコレクタＰ型領域２９側か
ら伸びた空乏層がエミツタＰ型領域２８に到達
し、突き抜け現象により入力端子Ｉから接地端子
Ｅに電流が流れ、ゲートに過大電圧が印加される
のを防ぐことによつてMOS FET１００のゲー
ト電極が保護されることになる。しかしゲート酸
化膜の厚さが薄くなつたりピンホール等がある場
合は、ゲート構造の破壊耐圧VMが小さくなるた
め、保護ダイオード２００の瞬時的に流れる電流
によつて発生する電圧何如によつては充分に保護
作用を示さない場合があつた。
示す。入力端子Ｉにサージが印加されると横型
PNPトランジスタのコレクタＰ型領域２９側か
ら伸びた空乏層がエミツタＰ型領域２８に到達
し、突き抜け現象により入力端子Ｉから接地端子
Ｅに電流が流れ、ゲートに過大電圧が印加される
のを防ぐことによつてMOS FET１００のゲー
ト電極が保護されることになる。しかしゲート酸
化膜の厚さが薄くなつたりピンホール等がある場
合は、ゲート構造の破壊耐圧VMが小さくなるた
め、保護ダイオード２００の瞬時的に流れる電流
によつて発生する電圧何如によつては充分に保護
作用を示さない場合があつた。
本発明の目的は小さなゲート破壊電圧VMを有
するMOS FETをも十分に保護できるゲート保
護素子を備えた半導体装置を得ることにある。
するMOS FETをも十分に保護できるゲート保
護素子を備えた半導体装置を得ることにある。
本発明によれば、一導電型の半導体領域に互い
に隣接する他の導電型の第１および第２の領域を
有し、この第２の領域内には一導電型の第３の領
域を有し、前述の半導体領域と第１の領域とを互
いに接続して一方の電極とし、第３の領域を他方
の電極とし、一方および他方の電極を過大電圧か
ら保護すべき部分に接続した半導体装置を得る。
に隣接する他の導電型の第１および第２の領域を
有し、この第２の領域内には一導電型の第３の領
域を有し、前述の半導体領域と第１の領域とを互
いに接続して一方の電極とし、第３の領域を他方
の電極とし、一方および他方の電極を過大電圧か
ら保護すべき部分に接続した半導体装置を得る。
次に、図面を参照して本発明をより詳細に説明
する。
する。
第３図は本発明の一実施例を示す回路図であ
る。第３図において横型PNPトランジスタ４０
０のエミツタ・ベース間は短絡されて保護ダイオ
ードを形成しており、この短絡点が縦型NPNト
ランジスタ５００のコレクタと入力端子Ｉに接続
されている。さらにPNPトランジスタ４００の
コレクタはNPNトランジスタ５００のベースに
接続され、NPNトランジスタ５００のエミツタ
が端子Ｅに接続されている。入力端子Ｉと端子Ｅ
とが例えばMOS FETのゲート・ソース間が、
ゲート電極と接地電位との間である過大電圧から
保護すべき部分に接続されている。
る。第３図において横型PNPトランジスタ４０
０のエミツタ・ベース間は短絡されて保護ダイオ
ードを形成しており、この短絡点が縦型NPNト
ランジスタ５００のコレクタと入力端子Ｉに接続
されている。さらにPNPトランジスタ４００の
コレクタはNPNトランジスタ５００のベースに
接続され、NPNトランジスタ５００のエミツタ
が端子Ｅに接続されている。入力端子Ｉと端子Ｅ
とが例えばMOS FETのゲート・ソース間が、
ゲート電極と接地電位との間である過大電圧から
保護すべき部分に接続されている。
次に、第３図の実施例についてその動作を説明
する。入力端子Ｉにサージが印加されると横型
PNPトランジスタ４００のコレクタ側から伸び
た空乏層がエミツタへ到達し突き抜け現象により
瞬時的にエミツタからコレクタへ電流が流れる。
即ちダイオード構造の陽極から陰極に電流が流れ
ることになる。この電流が縦型NPNトランジス
タ５００のベース電流となるため縦型NPNトラ
ンジスタ５００は導通し、入力端子Ｉに印加され
たサージの電荷を端子Ｅに放電する。その後サー
ジ電圧がなくなると、直ちに入力端子Ｉの電圧は
減衰するので、縦型NPNトランジスタ５００の
ベース電流を供給しなくなり従つて縦型NPNト
ランジスタ５００は非導通となる。
する。入力端子Ｉにサージが印加されると横型
PNPトランジスタ４００のコレクタ側から伸び
た空乏層がエミツタへ到達し突き抜け現象により
瞬時的にエミツタからコレクタへ電流が流れる。
即ちダイオード構造の陽極から陰極に電流が流れ
ることになる。この電流が縦型NPNトランジス
タ５００のベース電流となるため縦型NPNトラ
ンジスタ５００は導通し、入力端子Ｉに印加され
たサージの電荷を端子Ｅに放電する。その後サー
ジ電圧がなくなると、直ちに入力端子Ｉの電圧は
減衰するので、縦型NPNトランジスタ５００の
ベース電流を供給しなくなり従つて縦型NPNト
ランジスタ５００は非導通となる。
上述の動作は従来回路と異なりダーリントン接
続されたPNPトランジスタ４００のコレクタ電
流はNPNトランジスタ５００のベース電流程度
の非常に小さい電流で起こるので、対応するパン
チスルー電圧も低いところで起こる。このためた
とえMOS FET３００のゲート破壊耐圧VMが低
下していても確実にゲートを保護することができ
る。
続されたPNPトランジスタ４００のコレクタ電
流はNPNトランジスタ５００のベース電流程度
の非常に小さい電流で起こるので、対応するパン
チスルー電圧も低いところで起こる。このためた
とえMOS FET３００のゲート破壊耐圧VMが低
下していても確実にゲートを保護することができ
る。
第４図ａ〜ｃは本発明の一実施例の製造工程を
示す構造断面図である。次に、順を追つて説明す
る。まず同図ａに示すようにＰ型半導体基板１に
周知の方法でN+型埋込領域２及びP+型埋込領域
３を形成する。次にＮ型エピタキシヤル層４を気
相成長法により半導体基板１上に成長させ、電気
的に絶縁された領域を作るために、エピタキシヤ
ル層４に周知の方法でP+型絶縁分離領域５を形
成する。この時予め半導体基板１に形成された
P+型埋込領域３もエピタキシヤル層４の方へせ
り上がり絶縁分離領域５と連続する。次に同図ｂ
に示すようにエピタキシヤル層４に周知の方法で
MOS FET３００（ここではＰチヤンネルMOS
FETを用いる）のＰ型ソース領域６及びドレイ
ン領域７と横型PNPトランジスタ４００のＰ型
エミツタ領域８及びコレクタ領域９を同時に形成
する。その後、MOS FET３００のN+型チヤン
ネルストツパー領域１０と縦型NPNトランジス
タ５００のＮ型エミツタ領域１１及びN+型コレ
クタ領域１２（横型PNPトランジスタ４００の
N+型ベースコンタクト領域を兼ねている）を同
時に形成する。続いてMOS FET３００のゲー
トＧを周知の方法で形成する。次に同図ｃに示す
ように周知の方法で所定のコンタクト領域を表面
酸化膜１９に開口し、アルミニウムを電子ビーム
方式により蒸着し、電極パターン１３，１４，１
５及び１６，１７，１８を形成する。この時に、
横型PNPトランジスタ４００のエミツタ・ベー
ス短絡のダイオードＤと縦型NPNトランジスタ
５００とを兼ね備えた保護素子が形成されること
になり、ダイオードの陽極１３と縦型NPNトラ
ンジスタ５００のコレクタ電極１５は共通に入力
端子Ｉに接続され、縦型NPNトランジスタ５０
０のエミツタ電極１４は端子Ｅに接続されてい
る。かようにして本発明によるゲート破壊防止の
ための保護素子が製造される。
示す構造断面図である。次に、順を追つて説明す
る。まず同図ａに示すようにＰ型半導体基板１に
周知の方法でN+型埋込領域２及びP+型埋込領域
３を形成する。次にＮ型エピタキシヤル層４を気
相成長法により半導体基板１上に成長させ、電気
的に絶縁された領域を作るために、エピタキシヤ
ル層４に周知の方法でP+型絶縁分離領域５を形
成する。この時予め半導体基板１に形成された
P+型埋込領域３もエピタキシヤル層４の方へせ
り上がり絶縁分離領域５と連続する。次に同図ｂ
に示すようにエピタキシヤル層４に周知の方法で
MOS FET３００（ここではＰチヤンネルMOS
FETを用いる）のＰ型ソース領域６及びドレイ
ン領域７と横型PNPトランジスタ４００のＰ型
エミツタ領域８及びコレクタ領域９を同時に形成
する。その後、MOS FET３００のN+型チヤン
ネルストツパー領域１０と縦型NPNトランジス
タ５００のＮ型エミツタ領域１１及びN+型コレ
クタ領域１２（横型PNPトランジスタ４００の
N+型ベースコンタクト領域を兼ねている）を同
時に形成する。続いてMOS FET３００のゲー
トＧを周知の方法で形成する。次に同図ｃに示す
ように周知の方法で所定のコンタクト領域を表面
酸化膜１９に開口し、アルミニウムを電子ビーム
方式により蒸着し、電極パターン１３，１４，１
５及び１６，１７，１８を形成する。この時に、
横型PNPトランジスタ４００のエミツタ・ベー
ス短絡のダイオードＤと縦型NPNトランジスタ
５００とを兼ね備えた保護素子が形成されること
になり、ダイオードの陽極１３と縦型NPNトラ
ンジスタ５００のコレクタ電極１５は共通に入力
端子Ｉに接続され、縦型NPNトランジスタ５０
０のエミツタ電極１４は端子Ｅに接続されてい
る。かようにして本発明によるゲート破壊防止の
ための保護素子が製造される。
かかる本発明による実施例によれば、入力端子
Ｉに印加された過大電圧を新なな保護素子により
迅速かつ確実にバイパスするためのゲート破壊を
防止することができる。なお本発明においては新
たな付加工程はない。
Ｉに印加された過大電圧を新なな保護素子により
迅速かつ確実にバイパスするためのゲート破壊を
防止することができる。なお本発明においては新
たな付加工程はない。
このように、本発明によれば従来の製造方法で
新たな付加工程を付加することなく迅速が確実に
ゲート破壊を防止することができるためゲート酸
化膜が薄くなつたりピンホール等がある場合にゲ
ート破壊耐圧が低下しても充分に保護作用を示す
ゲート保護素子を提供することができる。
新たな付加工程を付加することなく迅速が確実に
ゲート破壊を防止することができるためゲート酸
化膜が薄くなつたりピンホール等がある場合にゲ
ート破壊耐圧が低下しても充分に保護作用を示す
ゲート保護素子を提供することができる。
尚本発明は上記実施例に限られることなく極性
を換えても本発明の範囲を逸脱するものではな
い。
を換えても本発明の範囲を逸脱するものではな
い。
第１図は従来のMOS FETの回路を示す回路
図、第２図は第１図に示した回路に組込まれた従
来のダイオードの構造断面図、第３図は本発明の
一実施例によるMOS FETのゲート保護素子を
組み込んだ回路を示す回路図、第４図ａ〜ｃは本
発明の一実施例のゲート保護素子の製造工程を示
す構造断面図である。 １００，３００……MOS FET、Ｇ……MOS
FETのゲート、Ｉ……入力端子、Ｅ……接地端
子、２００，４００……横型PNPトランジスタ、
５００……縦型NPNトランジスタ、１，２１…
…Ｐ型半導体基板、２，２２……Ｎ型埋込領域、
３，２３……Ｐ型埋込領域、４，２４……Ｎ型エ
ピタキシヤル層、５，２５……Ｐ型絶縁分離領
域、６……Ｐ型ソース領域、７……Ｐ型ドレイン
領域、８……横型PNPトランジスタのＰ型エミ
ツタ領域、９……横型PNPトランジスタのＰ型
コレクタ領域、１０……N+型チヤンネルストツ
パー領域、１１……縦型NPNトランジスタのN+
型エミツタ領域、１２……縦型NPNトランジス
タのN+型コレクタコンタクト領域兼横型PNPト
ランジスタのN+型ベースコンタクト領域、１３
……横型PNPトランジスタのエミツタ電極、１
４……縦型NPNトランジスタのエミツタ電極、
１５……縦型NPNトランジスタのコレクタ電極
兼横型PNPトランジスタのベース電極、１６…
…MOS FETのソース電極、１７……MOS
FETのドレイン電極、１８……MOS FETのゲ
ート電極、１９，３６……表面酸化膜。
図、第２図は第１図に示した回路に組込まれた従
来のダイオードの構造断面図、第３図は本発明の
一実施例によるMOS FETのゲート保護素子を
組み込んだ回路を示す回路図、第４図ａ〜ｃは本
発明の一実施例のゲート保護素子の製造工程を示
す構造断面図である。 １００，３００……MOS FET、Ｇ……MOS
FETのゲート、Ｉ……入力端子、Ｅ……接地端
子、２００，４００……横型PNPトランジスタ、
５００……縦型NPNトランジスタ、１，２１…
…Ｐ型半導体基板、２，２２……Ｎ型埋込領域、
３，２３……Ｐ型埋込領域、４，２４……Ｎ型エ
ピタキシヤル層、５，２５……Ｐ型絶縁分離領
域、６……Ｐ型ソース領域、７……Ｐ型ドレイン
領域、８……横型PNPトランジスタのＰ型エミ
ツタ領域、９……横型PNPトランジスタのＰ型
コレクタ領域、１０……N+型チヤンネルストツ
パー領域、１１……縦型NPNトランジスタのN+
型エミツタ領域、１２……縦型NPNトランジス
タのN+型コレクタコンタクト領域兼横型PNPト
ランジスタのN+型ベースコンタクト領域、１３
……横型PNPトランジスタのエミツタ電極、１
４……縦型NPNトランジスタのエミツタ電極、
１５……縦型NPNトランジスタのコレクタ電極
兼横型PNPトランジスタのベース電極、１６…
…MOS FETのソース電極、１７……MOS
FETのドレイン電極、１８……MOS FETのゲ
ート電極、１９，３６……表面酸化膜。
Claims (1)
- １ 一導電型の半導体基板をベース領域とし、前
記半導体基板に互いに横方向に離間して形成され
た他の導電型の第１及び第２の領域を各々エミツ
タ領域及びコレクタ領域とする一極性型の横方向
トランジスタと、前記第２の領域内に形成された
一導電型の第３領域をエミツタ領域とし前記第２
領域をベース領域、前記半導体基板をコレクタ領
域とする他の極性型の縦方向トランジスタを有
し、前記半導体基板と前記第１の領域とを互いに
接続して一方の電極とし前記第３の領域を他方の
電極として前記一方及び他方の電極を過大電圧か
ら保護すべき部分に接続したことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174313A JPS5874081A (ja) | 1981-10-29 | 1981-10-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174313A JPS5874081A (ja) | 1981-10-29 | 1981-10-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5874081A JPS5874081A (ja) | 1983-05-04 |
| JPH025309B2 true JPH025309B2 (ja) | 1990-02-01 |
Family
ID=15976462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56174313A Granted JPS5874081A (ja) | 1981-10-29 | 1981-10-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5874081A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01262654A (ja) * | 1988-04-14 | 1989-10-19 | Toshiba Corp | 半導体装置 |
| JP3450297B2 (ja) * | 1997-09-30 | 2003-09-22 | インフィネオン テクノロジース アクチエンゲゼルシャフト | 静電放電に対して保護するための保護構造体を備えた集積半導体回路 |
| US7026705B2 (en) | 2003-02-28 | 2006-04-11 | Renesas Technology Corp. | Semiconductor device with surge protection circuit capable of preventing current leakage |
-
1981
- 1981-10-29 JP JP56174313A patent/JPS5874081A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5874081A (ja) | 1983-05-04 |
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