JPH0258652B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は高機能化されたマイクロプロセツサ
等の演算処理装置に関する。

［発明の技術的背景］ 第１０図は従来のマイクロプロセツサの一般的
な構成を示すブロツク図である。図において、１
は外部バス、２はバス制御部、３はバス切換制御
部、４は機械命令語用バス、５は命令レジスタ、
６は命令デコーダ、７はマイクロ動作シーケンス
制御論理部、８はランダム制御論理回路群、９及
び１０は内部データバス、１１はアドレスレジス
タ群、１２はデータレジスタ群、１３はテンポラ
リレジスタ群、１４は演算器（ALU）、１５はフ
ラグ群である。

このようなマイクロプロセツサでは、命令レジ
スタ５が外部バス１から、バス制御部２、バス切
換制御部３および機械命令語用バス介して命令を
取込む。命令レジスタ５に取込まれた命令は命令
デコーダ６によつて解読され、その解読結果がマ
イクロ動作シーケンス制御論理部７に与えられ
る。このマイクロ動作シーケンス制御論理部７
は、マイクロ動作命令を発生するプログラマブル
ロジツクアレイ（PLA）からなり、このマイク
ロ動作命令に基づいてランダム制御論理回路群８
が制御される。このランダム制御論理回路群８
は、上記バス制御部２、命令デコーダ６、アドレ
スレジスタ群１１、データレジスタ群１２、テン
ポラリレジスタ群１３、ALU１４それぞれの一
部をなしており、このランダム制御論理回路群８
が制御されることにより上記各回路の動作が制御
される。

上記マイクロ動作シーケンス制御論理部７で
は、種類や機能レベルが異なる多数のシーケンス
が互いにかなり干渉しあう形で（一部を流用し
て）一緒に格納されている。そしてこの出力であ
るマイクロ動作命令に基づき、ランダム制御論理
回路群８を介して散在する物理的なデータ構造を
アクセスしたり、バス制御部２内のランダム制御
論理回路群と強い相互関係を持つて制御が続いて
行く形を取つている。

［背景技術の問題点］ 従来のマイクロプロセツサでは、前記の通り、
処理要求仕様により階層的に機能分解したシステ
ム設計がなされていないため、各回路ブロツクの
独立性が弱い。すなわち、物理的にレジスタ、バ
ス、切替回路、選択回路、エンコーダ、デコーダ
などかなり下位レベルのブロツク分解がなされ、
これを一括して、マイクロ動作シーケンス制御論
理部で集中的に制御している。

従つて、それぞれの回路ブロツクの動作期間
や、その動作時に実行されるデータ群、制御信
号、ステータス信号、クロツク信号等のリソース
の受渡しの対象となる他の回路ブロツクとの関係
を一義的に確定しにくい。このため、動作速度の
改善や歩留りの向上をシステム設計レベルで効果
的に行なうことが困難であるという欠点がある。

また、高機能のVLSIマイクロプロセツサを新
たに開発する場合、マイクロ動作シーケンスの変
更やそれぞれのデータ構造の変更が他のブロツク
と強く干渉し合うため、設計や製品の検証は難し
く、開発期間とコストがかかるという欠点もあ
る。

例えば、第１１図および第１２図はそれぞれ、
一般によく見られる従来のマイクロプロセツサの
被制御状態を示す。第１１図の場合、目標となつ
ている被制御系をＣとするとき、この例では被制
御系Ｃを直接働かせる制御系がＡとＢの複数個存
在し、しかも悪いことに制御系ＡとＢは相互に強
く干渉し合つている。これに対して第１２図の場
合には、被制御系Ｃが唯一の制御系Ｄによつて直
接働かされてはいるが、制御系Ｄそのものは複数
個の制御系ＡとＢで駆動されている。ところが、
この制御系Ａ，Ｂは第１１図の場合のように相互
に強く干渉し合つているため、被制御系Ｃは結果
としてＡとＢの複数個の制御系によつて変化する
状態に対して働くことになる。なお、上記各制御
系は論理部２０と各種状態記憶部３０とからそれ
ぞれ構成されている。そして一般には、さらに事
態は深刻で、制御系Ｃの状態記憶が局所的ではな
く、制御系Ａ，Ｂ，Ｄ等によつて直接更新される
ため、Ｃにおけるタイミングのみではなく、機能
まで若干変更が加えられ、制御系Ｃの動作の先見
性が失われる場合が多い。このため、上記のよう
な動作速度の改善や歩留りの向上をシステム設計
レベルで効果的に行なうことが困難である。設計
や製品の検証が難しく開発期間とコストがかか
る。等の欠点が生じてしまう。

［発明の目的］ この発明は上記のような事情を考慮してなされ
たものであり、その目的は要求仕様を満たすため
に、単一機能の機能ブロツクを階層的に連結し、
それぞれの果たすべき機能とタイミングが先見性
と独立性を持つような具体的手段を提供し、もつ
て動作速度の改善、歩留りの向上、低消費電力
性、集積回路化の際のチツプサイズの縮小化を図
ることができる演算処理装置を提供することにあ
る。

［発明の概要］ 上記目的を達成するためこの発明にあつては、
先ず演算処理装置の要求仕様を例えばタスクレベ
ル、制御構造レベル、演算レベル、演算レベルよ
りも下位レベルなどの、システム記述言語指向に
階層的に分解する。そして処理機能、動作時間の
範囲が、必ず下位レベルの方が上位レベルよりも
狭くなるように構成し、上位レベルの機能ブロツ
クがより下位レベルの機能ブロツクを働かせると
きに、必要な期間だけ必要な信号やデータを受け
渡す制御ゲート回路を各レベルの機能ブロツク毎
に設けるようにしている。さらに各レベルの機能
ブロツク内のデータ記憶回路およびタイミング制
御回路は、そのブロツクが活動している期間だけ
動作するようなダイナミツク型の回路構成にして
いる。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説
明する。

この発明による演算処理装置、例えばマイクロ
プロセツサは、機械命令語の操作コードフイール
ドおよび操作対象フイールドそれぞれを第１図、
第２図に示すように階層構造をなすように構成し
ている。

すなわち、操作コードフイルードは第１図に示
すように、最上位のレベル１から最下位のレベル
ｎまでのｎレベルの機能階層レベルを持つように
レベル分離されている。他方、操作対象フイール
ドも上記操作コードフイルードに対応して第２図
に示すように、最上位のレベル１から最下位のレ
ベルｎまでのｎレベルの機能階層レベルを持つよ
うにレベル分離されている。これに伴い、マイク
ロプロセツサ本体は、機能の面から第３図に示す
ように、上記操作コードフイールドに対応したレ
ベル数を有し全体で階層構造をなす複数の機能ブ
ロツク４０によつて構成され、操作対象５０も第
４図に示すように操作対象フイールドレベルに対
応したレベル数を有し、全体で階層構造をなすよ
うにされている。

第５図はこの発明の原理を説明するための、マ
イクロプロセツサの被制御状態の一例を示す図で
ある。図において、６０は、図示しない上位レベ
ルの機能ブロツクからクロツク信号が供給されて
いるときのみデータ記憶が可能なダイナミツク型
回路構成の記憶回路およびクロツク信号が供給さ
れているときのみ各種タイミング信号を発生する
ダイナミツク型回路構成のタイミング制御回路を
内部に有すレベル１（最上位レベル）の機能ブロ
ツク、６１，６２はそれぞれ内部にダイナミツク
型回路構成の記憶回路およびタイミング制御回路
を有し、上記レベル１の機能ブロツク６０で使用
されるレベル２の機能ブロツク、６３は内部にダ
イナミツク型回路構成の記憶回路およびタイミン
グ制御回路を有し、前記レベル２の機能ブロツク
６１で使用されるレベル３の機能ブロツクであ
る。ここで上記レベル１の機能ブロツク６０は、
処理機能を例えばシステム記述言語指向に階層的
にタスクレベル、制御構造レベル、演算レベル、
演算レベルよりも下位レベルにレベル分解した場
合の、タスクレベルに相当している。また上記レ
ベル２の機能ブロツク６１，６２は制御構造レベ
ルに相当し、レベル３の機能ブロツク６３は演算
レベルに相当している。

上記機能ブロツク６０ないし６３はそれぞれ対
応するレベルの各種機能のうち単一の処理機能の
みを有している。すなわち、各機能ブロツクは上
位レベルからの動作指示に基づく動作期間では毎
回常に同じ処理動作を行ない、下位レベルの機能
ブロツクにおける動作時間および処理機能が上位
レベルの機能ブロツクよりも常に狭くなるように
されている。さらに上記各機能ブロツクには、他
の機能ブロツクにデータやクロツク信号を含む各
種信号を供給制御する制御デート回路が設けられ
ており、これら制御デート回路は上位レベルの機
能ブロツクが下位レベルの機能ブロツクを使用す
るときにのみ開かれる。

いま、機能ブロツク６０がある処理を実行する
際、必要に応じて自分自身の判断のみで下位レベ
ルの機能ブロツク６１または６２を呼出し、その
機能ブロツクが持つ処理機能を利用する。このと
き機能ブロツク６０と機能ブロツク６１または６
２との間では、上記制御ゲート回路を介してデー
タやクロツク信号を含む各種信号が、機能ブロツ
ク６１または６２それぞれの動作の実行期間にの
み供給される。さらに機能ブロツク６１や６２の
内部では、一時的に必要な状態記憶のみ、その記
憶回路中に記憶する。同様に、機能ブロツク６１
がある処理を実行する際に必要に応じて、自分自
身の判断のみでそれより下位レベルの機能ブロツ
ク６３を呼出し、その機能ブロツクが持つ処理機
能を利用する。このとき機能ブロツク６１と機能
ブロツク６３との間で受け渡されるデータやクロ
ツク信号を含む各種信号は、機能ブロツク６３の
動作の実行期間にのみ必要なものに限定されてい
る。さらに各機能ブロツクが動作を実行する際、
それぞれの内部に設けられているタイミング制御
回路を動作させて各種タイミング信号を発生さ、
この信号を用いて制御を順次実行する。

このように、上位レベルの機能ブロツクが下位
レベルの機能ブロツクを使用する場合、下位レベ
ルの機能ブロツクの処理動作は常に同じであり、
処理に要する期間もほぼ一定であるので、下位レ
ベルの機能ブロツクに対する先見性が機能とタイ
ミングの両方について保証される。すなわち、そ
れぞれの機能ブロツクの動作期間や、その動作時
に実行されるデータ群、制御信号、ステータス信
号、クロツク信号等のリソースの受渡しの対象と
なる他の回路ブロツクとの関係が一義的に確定で
き、このため動作速度の改善や歩留りの向上をシ
ステム設計レベルで効果的に行なうことができ
る。

さらに、高機能のVLSIマイクロプロセツサを
新たに開発する場合、マイクロ動作シーケンスや
それぞれのデータ構造を変更しても他のブロツク
と干渉し合うことがなく、このため、設計や製品
の検証が容易であり、開発期間の短縮とコスト低
減化が計れる。

さらに下位レベルの機能ブロツクには、その機
能ブロツクが持つ処理機能を上位レベルの機能ブ
ロツクが利用するとき、すなわち動作の実行期間
にのみクロツク信号を含む各種信号が供給され、
その他の期間では動作せず休止しているので、こ
の休止期間には電力を消費しない。このため、低
消費電力化が可能である。

また、各機能レベル内の記憶回路およびタイミ
ング制御回路がダイナミツク型の回路構成にされ
ているので、スタテイツク型の回路構成に比べて
素子数を少なくでき、これにより集積回路化の際
のチツプサイズの縮小化を図ることができる。

第６図はこの発明の原理を説明するための、マ
イクロプロセツサの被制御状態の他の例を示す図
である。上記第５図の場合、各機能ブロツクには
それぞれ独立して記憶回路を設けていたが、この
例では同一レベルの複数の機能ブロツク７０に対
して１つの記憶回路ブロツク７１を設け、この記
憶回路ブロツク７１を上記複数の機能ブロツク７
０で共通に使用するようにしたものである。そし
て上記複数の機能ブロツク７０および記憶回路ブ
ロツク７１は、これらの上位レベルの機能ブロツ
ク７２とバス７３を介して接続されている。

各機能ブロツク内の記憶回路はフリツプフロツ
プ、ラツチ、レジスタなどからなり、この記憶回
路が同一レベルの機能ブロツク内に局所内に存在
している場合、全体の回路規模が大きくなつてし
まう。そこで、この例では共通の記憶回路ブロツ
ク７１を設け、各機能ブロツク内の記憶回路を一
部又は全部省略して回路規模を小さくするように
したものである。

第７図は、上記のような原理に基づくこの発明
の一実施例の構成を示すブロツク図である。図に
おいて、８０は上位レベルの機能ブロツクであ
り、８１ないし８３はその直接の下位レベルの機
能ブロツクであり、８４は上位レベルと下位レベ
ルの機能ブロツクどうしを接続するバスである。
上記各機能ブロツクは、上位レベルの機能ブロツ
ク８０で例示するように、実行制御部９１、完了
ステータス合成部９２、データ分配／結合部９
３、内部クロツク作成部９４、論理部９５、記憶
部９６、制御デート部９７から構成されている。

上記実行制御部９１は予めマイクロプログラム
を記憶しているPLAからなり、上位レベルの機
能ブロツクから供給される動作指示コードに応じ
て１つのマイクロシーケンスを選択し、このシー
ケンスに応じた各種タイミンング信号を順次発生
する。そしてこの実行制御部９１は前記のように
ダイナミツク型回路構成にされており、内部クロ
ツク作成部９４からクロツク信号が供給されてい
るときのみ動作する。

上記完了ステータス合成部９２は、対応する機
能ブロツクにおける処理動作が終了したときにス
テータス信号を合成し、他の機能ブロツクに出力
する。

上記データ分配／結合部９３は、他の機能ブロ
ツクから供給される各種データを内部に分配する
とともに、処理完了時に他の機能ブロツクに供給
するための結果としてのデータを結合する。

上記内部クロツク作成部９４は、外部もしくは
他の機能ブロツクから供給されるクロツク信号か
らその機能ブロツク内部で必要とするすべてのク
ロツク信号を作成する。

上記論理部９５は、AND，OR，NOT，
NAND，NOR，イクスクルーシブORなどのゲ
ート回路の組合わせ回路で構成され、上記実行制
御部９１で選択されたマイクロシーケンスに基づ
いて処理を実行する。

上記記憶部９６はレジスタ、ラツチ、カウンタ
などで構成され、上記論理部９５で処理を実行す
る際に必要とする初期データを記憶したり、処理
の途中のデータや処理結果のデータを記憶する。
そしてこの記憶部９６は、前記のようにダイナミ
ツク型回路構成にされており、内部クロツク作成
部９４からクロツク信号が供給されているときの
み動作する。

上記制御ゲート部９７は、その機能ブロツクが
自分の処理を実行する際に他のレベルの機能ブロ
ツクを使用する必要が生じたときに、他の機能ブ
ロツクとの間でデータ、動作指示コード、動作結
果のステータス、クロツク信号等の受け渡し制御
を行なう。

このような構成において、いま上位レベルの機
能ブロツク８０に動作指示コードが与えられ、動
作が開始される時刻をtsO、動作が終了する時刻
をteO、動作が開始され終了するまでの実行時間
をTOとし、かつ下位レベルの機能ブロツク８
１，８２，８３にそれぞれ動作指示コードが与え
られ、動作が開始される時刻をts1，ts2，ts3、動
作が終了する時刻をte1，te2，te3とすると、下
位レベルの機能ブロツク８１，８２，８３におい
て、動作が終了するまでの実行時間T1，T2，T3
はそれぞれ次式で与えられる。

T1＝te1−ts1 …１ T2＝te2−ts2 …２ T3＝te3−ts3 …３ ここでいま、機能ブロツク８１，８２，８３そ
れぞれで動作が開始される時刻ts1，ts2，ts3の間
には次の４式のような関係が成立し、さらに動作
が終了する時刻te1，te2，te3の間には次の５式
のような関係が成立しているとする。

ts1≦ts2≦ts3 …４ te1≦te2≦te3 …５ 上記４および５式は、機能ブロツク８１，８
２，８３が同時にもしくは機能ブロツク８１，８
２，８３の順で動作を開始し、動作の終了は同時
にもしくは機能ブロツク８１，８２，８３の順で
動作が終了することを意味している。上記４、５
式が満たされるときこの装置では必ずtsOがts1よ
りも速く、かつteOがte3よりも遅くなるように
される。

従つて、上位レベルの機能ブロツク８０におけ
る実行時間TOの最少値は、下位レベルの機能ブ
ロツク８１，８２，８３が並列的にもしくは機能
ブロツク８１のみが動作する場合の実行時間
（T1）＋αとなり、最大値は下位レベルの機能ブ
ロツク８１，８２，８３が直列的に順次動作する
場合の実行時間（T1＋T2＋T3）＋βとなる。

上記の関係は、下位レベルの機能ブロツクで並
列に動作が可能であり、かつそれぞれの機能ブロ
ツクが独立に自身の電力消費期間を決定すること
ができ、その期間だけそれぞれのブロツクで信号
を保持すればよいことを示している。

第８図は、上記各機能ブロツク内に設けられる
前記制御ゲート９７の詳細な構成を示すブロツク
図である。図示するように各機能ブロツク内の制
御ゲート９７はそれぞれ３つの部分で構成されて
いる。その３つの部分とは、上位レベルとの間で
前記データや各種信号を受け渡す上位ゲートGu、
下位レベルとの間で前記データや各種信号を受け
渡す下位ゲートGdおよび同一レベル間で前記デ
ータや各種信号を受け渡すローカルゲートＧ１で
ある。これら各レベルの制御ゲート９７は上下レ
ベル間を接続するバス１００を介して接続されて
おり、かつ同一レベルの制御ゲート９７はローカ
ルバス１０１を介して他の制御ゲート９７に接続
されている。

ここで上位から下位レベルには前記動作指示コ
ード、データおよびクロツク信号が供給制御さ
れ、下位から上位レベルには前記完了ステータ
ス、返却データが供給制御される。

これら各制御ゲートの上位ゲートGu、下位ゲ
ートGdおよびローカルゲートＧ１は、周知の双
方向または単方向のゲート回路で構成されてい
る。

第９図は前記のような原理を適用したこの発明
に係るマイクロプロセツサの具体的な構成を示す
図である。このマイクロプロセツサはAda、また
は並行動作（コンカレント）Pascalのようなシ
ステム記述言語適合する機能分割を施したもので
ある。

まず、最上位であるレベル１の機能ブロツク１
１１では、タスク切換、タスク遅延、タスクラン
デブー、タスク起動、タスク停止、タスク優先
度、タスク番号、タスク待ちキユー、タスク実
行／準備／待ち／遅延時間等のタスク制御レベル
の処理を行ない、そのタスク内で次のレベル２に
あるようなプログラム制御構造レベルのいずれか
１つが選択される。

このレベル２のプログラム制御構造レベルの機
能ブロツク１２１，１２２，１２３，１２４で
は、WHILE，REPEAT，FORなどの繰返し制
御構造、IF，CASEなどの選択制御構造、割込
み、手続き、関数呼出等の中断制御、データの加
工等の順次制御等の制御制御レベルの処理を行な
い、その処理内で次のレベル３にあるような演算
レベルのいずれか１つの選択される。

このレベル３の演算レベルの機能ブロツク１３
１，１３２，１３３，…では、論理式の評価、算
術式の評価、データの入出力、外部事象の評価、
パラメータの取出し、命令語の取出し等の演算レ
ベルの処理を行ない、その処理内で次のレベル４
にあるような下位レベルのいずれか１つが選択さ
れる。

このレベル４の下位レベルの機能ブロツク１４
１，１４２，１４３は、ALU、中間値用レジス
タ、アドレス変換、バスサイクル発生／中断／停
止、バスの開放などの処理を行なう。

そしてこれらレベル１からレベル４までの機能
ブロツクは、バス２０１，２０２，２０３，２０
４を介して接続されている。

上記各レベルの機能ブロツクではそれぞれの処
理を行なう際、必要に応じて処理の対象となるデ
ータが各記憶回路から読み出され、レベル４の
ALU（機能ブロツク１４１）で実際に必要な演算
が行われる。

そしてこのマイクロプロセツサの特長は、前記
のようにそれぞれの制御ゲート部により、機能や
タイミングを選択的に決めるアクセス法が実現さ
れることである。

このようにこの発明によるマイクロプロセツサ
では、上位レベルの機能ブロツクが自身の機能を
果たす際に、下位レベルの機能ブロツクに分担さ
せる機能を明確に分離させており、かつその動作
期間も下位レベルの機能ブロツクが機能を果たす
最少時間とし、何度呼び出されても同一の動作を
行なう。このため、それぞれの下位レベルの機能
ブロツクは独立にしかも必要に応じて上位レベル
の機能ブロツクから並行に動かされる。従つて、
個々の機能ブロツクの動作速度にはシステム的な
余裕時間が予見でき、全体の動作速度の改善と
VLSIマイクロプロセツサ製造上のばらつきに対
するマージン増大により歩留りの向上が期待でき
る。

また、すべての機能ブロツクは必要な最少時間
だけデータを保持したり、タイミングを整合する
ことが可能なため、CMOSによる各回路構成
（特に記憶回路）をダイナミツク型の回路構成に
でき、これにより素子数が減少してチツプサイズ
の縮小化が達成できる。さらに、上位レベルの機
能ブロツクが起動を掛けた下位レベルの機能ブロ
ツクのみが動作するので、その期間、必要のない
機能ブロツクは動作せず電力を消費しない。従つ
て、動作時におけるチツプ全体の消費電力が大幅
に低減される。

［発明の効果］ 以上説明したようにこの発明によれば、要求仕
様を満たすために、単一機能の機能ブロツクを階
層的に連結し、それぞれの果たすべき機能とタイ
ミングが先見性と独立性を持つような具体的手段
を提供し、もつて動作速度の改善、歩留りの向
上、低消費電力性、集積回路化の際のチツプサイ
ズの縮小化を図ることができる演算処理装置が提
供できる。

【図面の簡単な説明】

第１図はこの発明で用いられる機械命令語の操
作フイールドの構成を示す図、第２図は同じく操
作対象フイールドの構成を示す図、第３図はこの
発明の演算処理装置の概略的な構成を示す図、第
４図は同装置の操作対象の構成を示す図、第５図
はこの発明の原理を説明するためのマイクロプロ
セツサの被制御状態の一例を示す図、第６図はこ
の発明の原理を説明するためのマイクロプロセツ
サの被制御状態の他の例を示す図、第７図はこの
発明の一実施例の構成を示すブロツク図、第８図
は機能ブロツク内に設けられる制御ゲートの詳細
な構成を示すブロツク図、第９図はこの発明によ
るマイクロプロセツサの具体的な構成を示す図、
第１０図は従来のマイクロプロセツサの一般的な
構成を示すブロツク図、第１１図および第１２図
はそれぞれ従来のマイクロプロセツサの被制御状
態を示す図である。 ６０，６１，６２，６３，７０，７２，８０，
８１，８２，８３，１１１，１２１，……，１３
１，……，１４１，…機能ブロツク、７１…記憶
回路ブロツク、９１…実行制御部、９２…完了ス
テータス合成部、９３…データ分配／結合部、９
４…内部クロツク作成部、９５…論理部、９６…
記憶部、９７…制御ゲート部、Gu…上位ゲート、
Gd…下位ゲート、Gl…ローカルゲート。

Claims (1)

1. 【特許請求の範囲】 １ 機械命令コードの操作コードフイルードが要
   求機能の階層構造をなしかつ操作対象フイルード
   がこれに対応した階層データ構造をなすようにさ
   れたものであつて、 上位機能レベルの機能ブロツクと低位機能レベ
   ルの機能ブロツクからなり、それぞれのブロツク
   が上記操作コードフイルードで指示された機能を
   実行する複数の機能ブロツクを含み、これらの機
   能ブロツクが全体で階層構造をなすように構成さ
   れ、 これら複数の機能ブロツクは少なくともタスク
   レベルの機能ブロツクと、このタスクレベルの機
   能ブロツクと結合され、タスクレベルの機能ブロ
   ツクよりも低位の機能レベルを持つ制御構造レベ
   ルの機能ブロツクと、この制御構造レベルの機能
   ブロツクと結合され、制御構造レベルの機能ブロ
   ツクよりも低位の機能レベルを持つ演算レベルの
   機能ブロツクと、この演算レベルの機能ブロツク
   と結合され、演算レベルの機能ブロツクよりも低
   位の機能レベルを持つ下位レベルの機能ブロツク
   とを含み、各機能ブロツクは上位レベルと下位レ
   ベルとの間でデータ群、動作指示コード、動作結
   果のステータス、クロツク信号を受渡して処理動
   作を実行し、 上記複数の各機能ブロツクはそれぞれ、下位レ
   ベルで処理動作を実行させる期間にのみ上位レベ
   ルと下位レベルの機能ブロツク間で上記データ
   群、動作指示コード、動作結果のステータス、ク
   ロツク信号を受渡す制御ゲート手段と、上記クロ
   ツク信号に基づいてその動作が制御され、その機
   能ブロツクが処理動作を実行している期間に、必
   要なデータを記憶するダイナミツク型回路構成の
   記憶手段と、その機能ブロツクが処理を実行する
   際に必要とする各種タイミング信号を発生するダ
   イナミツク型回路構成のタイミング制御手段とを
   供えてなることを特徴とする演算処理装置。 ２ 前記制御ゲート手段が、上位レベルの機能ブ
   ロツクとそのレベルの機能ブロツク内との間で前
   記データ群、動作指示コード、動作結果のステー
   タス、クロツク信号を受渡す第１の制御ゲート回
   路と、そのレベルの機能ブロツク内と下位レベル
   の機能ブロツクとの間で前記データ群、動作指示
   コード、動作結果のステータス、クロツク信号を
   受渡す第２の制御ゲート回路と、そのレベルの機
   能ブロツク内と同じレベルの他の機能ブロツクと
   の間で前記データ群、動作指示コード、動作結果
   のステータス、クロツク信号を受渡す第３の制御
   ゲート回路とから構成されている特許請求の範囲
   第１項に記載の演算処理装置。 ３ 前記ダイナミツク型回路構成の記憶手段が同
   じレベルの機能ブロツクに対して共通ブロツクと
   して設けられている特許請求の範囲第１項に記載
   の演算処理装置。