JPH028332B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は移動命令論理比較命令処理方式、特に
１サイクルパイプライン制御方式を採用する処理
装置における命令処理方式であつて、移動命令／
論理比較命令における例外検出による中断や、ミ
スマツチによる終了時のアドレスおよび残りバイ
ト数の補正を効率的に行い得るようにした移動命
令論理比較命令処理方式に関するものである。

〔従来の技術と問題点〕

第３図は２サイクルパイプラインと１サイクル
パイプラインとの比較を示す図、第４図は移動命
令におけるフローの展開パターンの例、第５図は
本発明の課題に関連した問題点を説明するための
図を示す。

従来のパイプライン制御を行う処理装置では、
第３図イ図示のような２サイクルに１回命令が投
入される２サイクルパイプラインが多く採用され
ている。２サイクルパイプラインにおける１フロ
ーは、命令をデコードするＤステージと、インデ
ツクス・ベース等を読み出すＲステージと、実効
アドレスを生成するＡステージと、生成アドレス
によりバツフアを検索するB1ステージおよびB2
ステージと、オペランドデータを用いて演算を実
行するE1ステージおよびE2ステージと、結果を
チエツクするCKステージと、レジスタへの書き
込みを行うＷステージとからなる。

このような２サイクルパイプラインに対して、
パイプラインの密度を濃くし、性能を向上させる
ため、各サイクル毎に命令を投入できる１サイク
ルパイプラインが考えられている。１サイクルパ
イプラインの１フローは、第３図ロ図示のよう
に、命令をデコードするＤステージと、実効アド
レスを生成するＡステージと、アドレス変換を行
うＴステージと、バツフアを検索するＢステージ
と、オペランドデータを用いて演算を実行するＥ
ステージと、レジスタへの書き込みを行うＷステ
ージとからなる。本発明は、この１サイクルパイ
プライン制御を採用する処理装置を対象としてい
る。

ところで、長いバイト数を１命令で処理するい
わゆる割込み可能な移動（Move Long）命令や
論理比較（Compare Logical Long）命令は、
最近オペレーテイング・システム等における使用
頻度が増え、特に移動命令においては、その処理
速度が性能に大きく影響するようになつている。
そのため、第４図イに示すように、通常のフエツ
チ／ストア・シーケンスでフローを展開するだけ
でなく、バウンダリ条件がよい場合には、第４図
ロ図示のように、８バイトのフエツチを２回繰り
返して、その後16バイトのストアを実行し、３フ
ローで16バイトの移動を可能としたり、また第２
オペランドが短く第１オペランドの領域に埋め込
み（パデイング）文字を詰めるときには、第４図
ハ図示のようにストアのみの連続処理を行つて高
速化を図ることが考慮されている。

上記移動命令や論理比較命令では、アクセスに
対する例外が発生したとき、それまで実行した第
１オペランド、第２オペランドのアドレスやデー
タ長を補正して、それぞれの汎用レジスタへ戻さ
なければならない。論理比較命令において不一致
が検出された場合も同様に、そのバイトのところ
で処理を中断し、アドレス等を補正する必要があ
る。この処理は、パイプラインの構造によつて異
なつてくる。

第５図イは、２サイクルパイプラインでアクセ
ス例外が生じた場合を示している。パイプライン
処理においては、前の処理が完了する以前に次の
処理のアクセス要求を出すのが一般的であり、ア
クセス例外が検出されるときには、次の１フロー
が流れている。これに対し、第５図ロに示した１
サイクルパイプラインの場合、アクセス例外検出
時には、後続する３フローが流れていることにな
る。

同様に論理比較命令においてミスマツチが検出
されたとき、２サイクルパイプラインでは、第５
図ハ図示のように２フロー流れる。これに対し、
１サイクルパイプラインでは、第５図ニ図示のよ
うに、４フローが流れていることになる。

このように、従来の２サイクルパイプラインと
比較すると、１サイクルパイプラインでは、２フ
ロー余分に流れてしまうので、アドレスやバイト
数の補正が複雑になり、補正を実現することが困
難であるという問題がある。

〔問題点を解決するための手段〕

本発明は上記問題点の解決を図り、移動または
論理比較命令の処理において、例外検出による中
断やミスマツチによる終了時のアドレスおよび残
りバイト数の補正を、１サイクルパイプライン制
御であつても効率的に処理する手段を与える。そ
のため、本発明の移動命令論理比較命令処理方式
は、移動命令または論理比較命令における記憶装
置にアクセスすべき第１オペランドアドレスと第
２オペランドアドレスとをそれぞれ保持しておく
２つのレジスタと、処理されるべき各オペランド
の残りデータ長を保持する２つのレジスタと、各
処理毎に実効アドレスを求める加算器と、移動ま
たは論理比較されるバイト数分だけ減算する減算
器とを備え、１サイクルパイプライン制御によ
り、上記加算器および上記減算器による加算、減
算を同時に行い、その結果から次の移動または論
理比較されるバイト数を生成する処理装置におけ
る移動命令論理比較命令処理方式であつて、各パ
イプライン毎に移動または論理比較されるバイト
数を示すレジスタと、第１オペランドおよび第２
オペランド対応にそれぞれ記憶制御部へアクセス
要求を出す毎にアクセス要求が出されたバイト数
を加算すると共に正常終了するとそのバイト数を
減算する回路と、該回路の出力を保持しアクセス
要求されたバイト数と正常終了したバイト数との
差分を示すバイトカウンタとを備え、該バイトカ
ウンタに基づいて各オペランドアドレスおよびデ
ータ長を補正することを特徴としている。

〔作用〕

パイプライン制御において、次のフローの処理
バイトまたは展開パターンを決めるには、フロー
のできるだけ最初の部分、例えばＡステージでオ
ペランドアドレスまたは残りバイト長の更新をし
たほうが制御が容易である。一方、途中で処理を
中断させる事象が発生して、そのオペランドアド
レスおよび残りバイト長の補正を行う場合には、
フローの後方において、残りバイト長の演算等を
行うほうが簡単であり、フローの最初で更新して
しまうと補正が複雑になる。本発明は、各パイプ
ライン毎に処理したバイト数を保持するように
し、Ａステージにおいて残りバイト長を更新する
と共に、Ａステージで更新したバイト数と正しく
実行されたバイト数との差を各オペランド毎に演
算して保持することにより、必要な場合には、こ
の値にもとづいて補正できるようにしている。そ
のため、フローの最初でオペランドアドレスおよ
び残りバイト長を更新しても、途中で処理を中断
させる事象が発生した場合、容易に補正可能にな
つている。

〔実施例〕

以下、図面を参照しつつ、実施例に従つて説明
する。

第１図は本発明の一実施例構成、第２図は第１
図図示実施例における論理比較命令の動作タイム
チヤートを示す。

第１図において、１および２は作業用アドレス
レジスタ、３はベースレジスタ、４はインデツク
スレジスタ、５はデイスプレイスメントレジス
タ、６はレジスタ１〜５の内容にもとづいてオペ
ランドの実効アドレスを生成するアドレス生成回
路、７はオペランドアドレスレジスタ、８はバツ
フア、９はオペランド語レジスタ、１０はレジス
タ、１１は命令を実行する実行ユニツト（Ｅ
unit）、１２は結果レジスタ、１３はレジスタフ
アイルを表す。

また、１４はＡステージにおいて残りバイト数
の演算を行う加減算器、１５は第１オペランドの
残りバイト数を保持するレジスタ、１６は第２オ
ペランドの残りバイト数を保持するレジスタ、１
７は第１オペランドの処理対象となつているアド
レスを保持するレジスタ、１８は第２オペランド
の処理対象となつているアドレスを保持するレジ
スタ、１９は処理すべきバイト長を決定するレン
グス生成器、２０は第１オペランドの処理バイト
数を保持するレジスタ、２１は第２オペランドの
処理バイト数を保持するレジスタ、２２ないし２
６は各パイプライン毎に移動または論理比較され
るバイト数を記憶するレジスタ、２７は第１オペ
ランド用の補正値を演算する加減算器、２８は第
２オペランド用の補正値を演算する加減算器、２
９は第１オペランドの補正値を持つバイトカウン
タ、３０は第２オペランドの補正値を持つバイト
カウンタ、３１は処理の中断またはミスマツチが
生じたアドレスとデータ長とを演算する補正用加
減算器を表す。

命令処理においては、Ａステージにおいてアド
レス生成回路６により実効アドレスが演算され、
オペランドアドレスレジスタ７にオペランドアド
レスが格納される。このアドレスにもとづいてア
ドレス変換がなされ、オペランドがフエツチされ
て、実行ユニツト１１により演算が実行され、結
果が結果レジスタに格納される。

第１オペランドの処理フローにおいては、処理
対象となるオペランドアドレスがレジスタ１７に
格納され、第１オペランドの処理の残りバイト数
がレジスタ１５にセツトされる。同様に第２オペ
ランドの処理フローにおいては、処理対象となる
オペランドアドレスがレジスタ１８に格納され、
第２オペランドの処理の残りバイト数がレジスタ
１６にセツトされる。なお、周知の如く、長文字
移動や長文字論理比較の命令において、第１およ
び第２のオペランドの長さは、必ずしも同じでは
ない。

レングス生成器１９は、各オペランドに対応し
て、次のフローの処理バイト数を決定し、レジス
タ２０または２１に処理バイト数を出力する。以
降の各オペランドの処理において、レジスタ１５
または１６の値は、加減算器１４により、それぞ
れレジスタ２０または２１の値が減じられ、残り
バイト数がレジスタ１５または１６に再設定され
るようになつている。なお通常、レングス生成器
１９は、第４図で説明したフロー展開条件に従つ
て、８または16またはそれらの端数を処理バイト
数とする。

レジスタ２２〜２６には、各パイプラインに対
応して、処理のバイト数が記憶されるようになつ
ており、各ステージの終了毎に順次、次のレジス
タにシフトされていくようになつている。

バイトカウンタ２９は、第１オペランドについ
て、Ａステージで更新されたバイト数と正しく実
行されたバイト数との差を保持するカウンタであ
る。なお、このカウンタの幅は、パイプラインの
長さと１回にアクセスするバイト数によつて決め
られる。加減算器２７は、バイトカウンタ２９の
値とレジスタ２０の値とを加算し、Ａステージで
アクセスを出す毎にそのバイト数分の足しこみを
行い、正しく処理された場合にレジスタ２６の値
を減算することにより、Ｗステージで正しく実行
された分だけカウンタ値を減じる。論理比較命令
において、ミスマツチが生じた場合には、レジス
タ２６の値を減算する代わりに、第何番目のバイ
トでミスマツチが生じたかを示すバイト番号を減
算する。

第２オペランドについても同様に、加減算器２
８により演算が逐次行われ、その結果がバイトカ
ウンタ３０に保持される。

アクセス例外やミスマツチが検出された場合に
は、補正用加減算器３１によるオペランドアドレ
スの補正演算結果および残りバイト長の補正演算
結果を利用する。即ち、第１オペランドアドレス
は、レジスタ１７の内容からバイトカウンタ２９
の値を引くことにより求められる。また、第１オ
ペランド残りバイト長は、レジスタ１５の内容に
バイトカウンタ２９の値を与えることにより求め
られる。同様に、第２オペランドアドレスについ
ては、レジスタ１８の内容からバイトカウンタ３
０の値を引くことにより求められる。また、第２
オペランド残りバイト長は、レジスタ１６の内容
にバイトカウンタ３０の値を加えることにより求
められる。

第２図は論理比較命令による処理動作例のタイ
ムチヤートを示している。第１オペランドの先頭
アドレスはａ、そのデータ長はｌ、第２オペラン
ドの先頭アドレスはｂ、そのデータ長はｍであ
る。

この例では、第１オペランドのＥステージで両
オペランドの内容が比較され、その結果がＷステ
ージに命令制御部（図示省略）へ送られてくる。
従つて、そのＷステージで正しく実行した処理バ
イト数がわかる。第２図に示した例では、２回目
の比較のとき不一致（ミスマツチ）を検出してい
る。不一致が検出されたとき、オペランドアクセ
スを止めるように指示が発せられ、処理バイト数
の減算が抑止される。足しこみは、それぞれのオ
ペランドアドレスおよび残りバイト長が更新され
るので、そのたび毎に行われる。従つて、その後
の補正を行うフローでは、バイトカウンタ（OP
１LC）２９およびバイトカウンタ（OP２LC）
３０は、０でない値を示している。もし、最後ま
で正しく実行されたときには、これらのバイトカ
ウンタの値はゼロを示すことになる。

補正を行うフローでは、上述のように、第２オ
ペランドアドレスは「OP２Ａ−OP２LC」、第２
オペランド残りバイト長は「OP２Ｌ＋OP２
LC」、第１オペランドアドレスは「OP１Ａ−OP
１LC」、第１オペランド残りバイト長は「OP１
Ｌ＋OP１LC」により、それぞれの補正結果が求
められる。

移動命令または論理比較命令において、アクセ
ス例外が検出された場合には、次のように制御さ
れる。例えば第２オペランドでアクセス例外が検
出されたとき、フラグによりその例外を記憶して
おき、次以降の第１オペランドのＷステージにお
ける減算を禁止し、オペランドアクセスを止める
ように指示する。このようにすれば、その後の処
理は上述の処理と同様になる。

〔発明の効果〕

以上説明した如く、本発明によれば、１サイク
ルパイプライン制御においても、アクセス例外が
検出された場合や、論理比較命令におけるミスマ
ツチが検出された場合におけるオペランドアドレ
スおよび残りバイト数の補正を、比較的簡明に行
うことができるようになり、効率的なパイプライ
ン制御を行うことができるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例構成、第２図は第１
図図示実施例における論理比較命令の動作タイム
チヤート、第３図は２サイクルパイプラインと１
サイクルパイプラインとの比較を示す図、第４図
は移動命令におけるフローの展開パターンの例、
第５図は本発明の課題に関連した問題点を説明す
るための図を示す。 図中、６はアドレス生成回路、７はオペランド
アドレスレジスタ、８はバツフア、９はオペラン
ド語レジスタ、１１は実行ユニツト、１２は結果
レジスタ、１３はレジスタフアイル、１４は加減
算器、１５ないし１８はレジスタ、１９はレング
ス生成器、２０ないし２６はレジスタ、２７およ
び２８加減算器、２９および３０はバイトカウン
タ、３１は補正用加減算器を表す。

Claims (1)

【特許請求の範囲】
1. １ 移動命令または論理比較命令における記憶装
   置にアクセスすべき第１オペランドアドレスと第
   ２オペランドアドレスとをそれぞれ保持しておく
   ２つのレジスタと、処理されるべき各オペランド
   の残りデータ長を保持する２つのレジスタと、各
   処理毎に実効アドレスを求める加算器と、移動ま
   たは論理比較されるバイト数分だけ減算する減算
   器とを備え、１サイクルパイプライン制御によ
   り、上記加算器および上記減算器による加算、減
   算を同時に行い、その結果から次の移動または論
   理比較されるバイト数を生成する処理装置におけ
   る移動命令論理比較命令処理方式であつて、各パ
   イプライン毎に移動または論理比較されるバイト
   数を示すレジスタと、第１オペランドおよび第２
   オペランド対応にそれぞれ記憶制御部へアクセス
   要求を出す毎にアクセス要求が出されたバイト数
   を加算すると共に正常終了するとそのバイト数を
   減算する回路と、該回路の出力を保持しアクセス
   要求されたバイト数と正常終了したバイト数との
   差分を示すバイトカウンタとを備え、該バイトカ
   ウンタに基づいて各オペランドアドレスおよびデ
   ータ長を補正することを特徴とする移動命令論理
   比較命令処理方式。