JPH0318271B2 - - Google Patents
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- JPH0318271B2 JPH0318271B2 JP61041281A JP4128186A JPH0318271B2 JP H0318271 B2 JPH0318271 B2 JP H0318271B2 JP 61041281 A JP61041281 A JP 61041281A JP 4128186 A JP4128186 A JP 4128186A JP H0318271 B2 JPH0318271 B2 JP H0318271B2
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- JP
- Japan
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- bit line
- divided bit
- divided
- circuit
- potential
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は大規模集積化された半導体メモリ、
特にCMOSプロセスで形成されたダイナミツ
ク・ランダム・アクセス・メモリのビツト線の構
成の改良に関する。
特にCMOSプロセスで形成されたダイナミツ
ク・ランダム・アクセス・メモリのビツト線の構
成の改良に関する。
［従来の技術］
通常、ダイナミツク・ランダム・アクセス・メ
モリ（以下、ダイナミツクRAMと称す）におい
ては、１個のメモリセルは１個のトランジスタと
１個のキヤパシタとによつて構成される。この場
合、メモリセルのキヤパシタ容量に対するビツト
線の容量の比が小さいほど、読出時におけるビツ
ト線電位の変化量が大きくなり、応じてセンスア
ンプに対する入力電位差が大きくなるため、記憶
情報の読出動作が確実に行なわれる。しかし、メ
モリ（記憶装置）が大容量化され、集積度が上が
るにつれ、メモリセルのサイズは小さくなるた
め、メモリセルの容量が小さくなる一方、１本の
ビツト線に接続されるメモリセルの数は増加する
ため、ビツト線が長くなりビツト線容量が大きく
なる傾向にある。この結果、メモリセルの容量に
対するビツト線容量の比率が大きくなり、応じて
ビツト線電位の変化量が小さくなり、記憶情報の
読出動作が確実に行なわれなくなるおそれが生じ
てきている。この問題を解決するため、１本のビ
ツト線を複数のブロツクに分割し、メモリセルの
容量とビツト線容量との比を小さくする方法が試
みられている。
モリ（以下、ダイナミツクRAMと称す）におい
ては、１個のメモリセルは１個のトランジスタと
１個のキヤパシタとによつて構成される。この場
合、メモリセルのキヤパシタ容量に対するビツト
線の容量の比が小さいほど、読出時におけるビツ
ト線電位の変化量が大きくなり、応じてセンスア
ンプに対する入力電位差が大きくなるため、記憶
情報の読出動作が確実に行なわれる。しかし、メ
モリ（記憶装置）が大容量化され、集積度が上が
るにつれ、メモリセルのサイズは小さくなるた
め、メモリセルの容量が小さくなる一方、１本の
ビツト線に接続されるメモリセルの数は増加する
ため、ビツト線が長くなりビツト線容量が大きく
なる傾向にある。この結果、メモリセルの容量に
対するビツト線容量の比率が大きくなり、応じて
ビツト線電位の変化量が小さくなり、記憶情報の
読出動作が確実に行なわれなくなるおそれが生じ
てきている。この問題を解決するため、１本のビ
ツト線を複数のブロツクに分割し、メモリセルの
容量とビツト線容量との比を小さくする方法が試
みられている。
第４図は従来のダイナミツクRAMの一部の構
成を示す図であり、たとえばアイ・エス・エス・
シ・シー’84（ISSCC'84）のダイジエスト・オ
ブ・テクニカル・ペーパーズの278頁ないし279頁
に開示されている。第４図においては、ビツト線
は２分割され、１個のセンスアンプを２分割され
たビツト線の両方で共用する、いわゆるシエアー
ドセンスアンプ構成がとられている。また、上記
文献においてはメモリセル内のトランジスタがｐ
チヤネルMOSトランジスタで構成され、センス
アンプがｐチヤネルMOSトランジスタのみ、リ
ストア回路がｎチヤネルMOSトランジスタのみ
でそれぞれ構成された場合について構成されてい
るが、第４図においては簡単化のため、これらの
トランジスタの導電性を逆転した場合について示
し、かつその構成も多少簡略化して示している。
成を示す図であり、たとえばアイ・エス・エス・
シ・シー’84（ISSCC'84）のダイジエスト・オ
ブ・テクニカル・ペーパーズの278頁ないし279頁
に開示されている。第４図においては、ビツト線
は２分割され、１個のセンスアンプを２分割され
たビツト線の両方で共用する、いわゆるシエアー
ドセンスアンプ構成がとられている。また、上記
文献においてはメモリセル内のトランジスタがｐ
チヤネルMOSトランジスタで構成され、センス
アンプがｐチヤネルMOSトランジスタのみ、リ
ストア回路がｎチヤネルMOSトランジスタのみ
でそれぞれ構成された場合について構成されてい
るが、第４図においては簡単化のため、これらの
トランジスタの導電性を逆転した場合について示
し、かつその構成も多少簡略化して示している。
第４図において、折返しビツト線（folded bit
line）を構成するビツト線対は３個のブロツクに
分割され、分割ビツト線BL１，BLN，BL２か
らなるビツト線と分割ビツト線１，，
BL２からなる相補ビツト線とから構成される。
分割ビツト線BLN，には、その分割ビツト
線対上の電位差を検出し、その電位差をさらに拡
大するためのセンスアンプSAが接続される。分
割ビツト線BL１，１には、分割ビツト線対
BL１，１のうちの電位の高い方の電位をさら
に昇圧するためのリストア回路RE１が設けられ、
同様に分割ビツト線対BL２および２には第２
のリストア回路RE２が接続される。
line）を構成するビツト線対は３個のブロツクに
分割され、分割ビツト線BL１，BLN，BL２か
らなるビツト線と分割ビツト線１，，
BL２からなる相補ビツト線とから構成される。
分割ビツト線BLN，には、その分割ビツト
線対上の電位差を検出し、その電位差をさらに拡
大するためのセンスアンプSAが接続される。分
割ビツト線BL１，１には、分割ビツト線対
BL１，１のうちの電位の高い方の電位をさら
に昇圧するためのリストア回路RE１が設けられ、
同様に分割ビツト線対BL２および２には第２
のリストア回路RE２が接続される。
センスアンプSAはそのドレインが分割ビツト
線BLNに接続され、そのゲートが分割ビツト線
BLNに接続されかつそのソースがセンスアンプ
駆動トランジスタQN５に接続されるｎチヤネル
MOSトランジスタQN１と、そのゲートが分割
ビツト線BLNに接続され、そのドレインが分割
ビツト線に接続されかつそのソースがセン
スアンプ駆動用トランジスタQN５の一方導通端
子に接続されるｎチヤネルMOSトランジスタ
QN２とから構成される。センスアンプ駆動トラ
ンジスタQN５はそのゲートにセンスアンプ活性
化信号SNを受けるとともにその他方端子は接地
電位Vssに接続される。センスアンプSAは、セ
ンスアンプ駆動トランジスタQN５がオン状態に
なると活性化され、ビツト線対BLN，のう
ち電位の低い方の電位を接地電位Vssに近づける
機能を有する。
線BLNに接続され、そのゲートが分割ビツト線
BLNに接続されかつそのソースがセンスアンプ
駆動トランジスタQN５に接続されるｎチヤネル
MOSトランジスタQN１と、そのゲートが分割
ビツト線BLNに接続され、そのドレインが分割
ビツト線に接続されかつそのソースがセン
スアンプ駆動用トランジスタQN５の一方導通端
子に接続されるｎチヤネルMOSトランジスタ
QN２とから構成される。センスアンプ駆動トラ
ンジスタQN５はそのゲートにセンスアンプ活性
化信号SNを受けるとともにその他方端子は接地
電位Vssに接続される。センスアンプSAは、セ
ンスアンプ駆動トランジスタQN５がオン状態に
なると活性化され、ビツト線対BLN，のう
ち電位の低い方の電位を接地電位Vssに近づける
機能を有する。
分割ビツト線対BL１，１に接続される第１
のリストア回路RE１は、そのドレインが分割ビ
ツト線BL１に接続され、そのゲートが相補分割
ビツト線１に接続され、そのソースがリスト
ア回路駆動トランジスタQP５の一方端子に接続
されるｐチヤネルMOSトランジスタQP１と、そ
のドレインが相補分割ビツト線１に接続され、
そのゲートが分割ビツト線BL１に接続され、か
つそのソースがリストア回路駆動トランジスタ
QP５の一方導通端子に接続されるｐチヤネル
MOSトランジスタQP２とから構成される。リス
トア回路駆動トランジスタQP５は、その他方導
通端子が電源電位Vccに接続され、そのゲートに
リストア回路活性化信号SP１を受けるｐチヤネ
ルMOSトランジスタで構成される。第１のリス
トア回路RE１はリストア回路駆動トランジスタ
QP５のオン状態に応答して、分割ビツト線対BL
１，１のうちの電位の高い方の分割ビツト線
電位を電源電位Vccにまで昇圧する。
のリストア回路RE１は、そのドレインが分割ビ
ツト線BL１に接続され、そのゲートが相補分割
ビツト線１に接続され、そのソースがリスト
ア回路駆動トランジスタQP５の一方端子に接続
されるｐチヤネルMOSトランジスタQP１と、そ
のドレインが相補分割ビツト線１に接続され、
そのゲートが分割ビツト線BL１に接続され、か
つそのソースがリストア回路駆動トランジスタ
QP５の一方導通端子に接続されるｐチヤネル
MOSトランジスタQP２とから構成される。リス
トア回路駆動トランジスタQP５は、その他方導
通端子が電源電位Vccに接続され、そのゲートに
リストア回路活性化信号SP１を受けるｐチヤネ
ルMOSトランジスタで構成される。第１のリス
トア回路RE１はリストア回路駆動トランジスタ
QP５のオン状態に応答して、分割ビツト線対BL
１，１のうちの電位の高い方の分割ビツト線
電位を電源電位Vccにまで昇圧する。
分割ビツト線対BL２，２に接続される第２
のリストア回路RE２は、そのドレインが分割ビ
ツト線BL２に接続され、そのゲートが相補分割
ビツト線２に接続され、かつそのソースがリ
ストア回路駆動トランジスタQP６の一方導通端
子に接続されるｐチヤネルMOSトランジスタQP
３と、そのドレインが相補分割ビツト線２に
接続され、そのゲートが分割ビツト線BL２に接
続され、そのソースがリストア回路駆動トランジ
スタQP６の一方導通端子に接続されるｐチヤネ
ルMOSトランジスタQP４とから構成される。リ
ストア回路駆動トランジスタQP６は、その他方
導通端子が電源電位Vccに接続され、そのゲート
が第２のリストア回路活性化信号SP２を受ける
ｐチヤネルMOSトランジスタで構成される。第
２のリストア回路RE２は、分割ビツト線対BL
２，２のうちの電位の高い方の分割ビツト線
電位を電源電位Vccレベルまで昇圧する。
のリストア回路RE２は、そのドレインが分割ビ
ツト線BL２に接続され、そのゲートが相補分割
ビツト線２に接続され、かつそのソースがリ
ストア回路駆動トランジスタQP６の一方導通端
子に接続されるｐチヤネルMOSトランジスタQP
３と、そのドレインが相補分割ビツト線２に
接続され、そのゲートが分割ビツト線BL２に接
続され、そのソースがリストア回路駆動トランジ
スタQP６の一方導通端子に接続されるｐチヤネ
ルMOSトランジスタQP４とから構成される。リ
ストア回路駆動トランジスタQP６は、その他方
導通端子が電源電位Vccに接続され、そのゲート
が第２のリストア回路活性化信号SP２を受ける
ｐチヤネルMOSトランジスタで構成される。第
２のリストア回路RE２は、分割ビツト線対BL
２，２のうちの電位の高い方の分割ビツト線
電位を電源電位Vccレベルまで昇圧する。
分割ビツト線BL１と分割ビツトBLNとはトラ
ンスフアゲートトランジスタQT１を介して接続
され、相補分割ビツト線１と相補分割ビツト
線とはトランスフアゲートトランジスタQT
２を介して接続される。トランスフアゲートトラ
ンジスタQT１，QT２はそのゲートにトランス
フア信号Ｔ１を受けてオン・オフする。
ンスフアゲートトランジスタQT１を介して接続
され、相補分割ビツト線１と相補分割ビツト
線とはトランスフアゲートトランジスタQT
２を介して接続される。トランスフアゲートトラ
ンジスタQT１，QT２はそのゲートにトランス
フア信号Ｔ１を受けてオン・オフする。
分割ビツト線BLNと分割ビツト線BL２とはト
ランスフアゲートトランジスタQT３を介して接
続され、相補分割ビツト線と相補分割ビツ
ト線２とはトランスフアゲートトランジスタ
QT４を介して接続される。トランスフアゲート
トランジスタQT３，QT４は第２のトランスフ
ア信号Ｔ２に応答してオン・オフする。分割ビツ
ト線BL１は列ゲートトランジスタQY１を介し
てデータバス線、BUに接続され、相補分割ビツ
ト線１は列ゲートトランジスタQY２を介し
て相補データバス線に接続される。列ゲート
トランジスタQY１，QY２はそのゲートに列選
択信号Ｙを受けてオン・オフする。
ランスフアゲートトランジスタQT３を介して接
続され、相補分割ビツト線と相補分割ビツ
ト線２とはトランスフアゲートトランジスタ
QT４を介して接続される。トランスフアゲート
トランジスタQT３，QT４は第２のトランスフ
ア信号Ｔ２に応答してオン・オフする。分割ビツ
ト線BL１は列ゲートトランジスタQY１を介し
てデータバス線、BUに接続され、相補分割ビツ
ト線１は列ゲートトランジスタQY２を介し
て相補データバス線に接続される。列ゲート
トランジスタQY１，QY２はそのゲートに列選
択信号Ｙを受けてオン・オフする。
分割ビツト線の各々にはメモリ容量に応じた数
の複数のメモリセルが接続されるが、ここでは代
表的に分割ビツト線BL２に接続されるメモリセ
ルMC１のみを示す。メモリセルMC１は、１個
のｎチヤネルMOSトランジスタQsと１個のキヤ
パシタCsとから構成される。トランジスタQsは、
その一方導通端子がビツト線BL２に接続され、
そのゲートがワード線WL１の一部を構成し、そ
の他方導通端子がキヤパシタCsの一方電極に接
続される。キヤパシタCsはその他方電極がメモ
リセルプレート電位VSGに接続される。キヤパシ
タCsは情報を電荷の形態で記憶し、トランジス
タQsはワード線WL１上の電位に応答してオン状
態となつてキヤパシタCsとビツト線BL２とを電
気的に接続する。
の複数のメモリセルが接続されるが、ここでは代
表的に分割ビツト線BL２に接続されるメモリセ
ルMC１のみを示す。メモリセルMC１は、１個
のｎチヤネルMOSトランジスタQsと１個のキヤ
パシタCsとから構成される。トランジスタQsは、
その一方導通端子がビツト線BL２に接続され、
そのゲートがワード線WL１の一部を構成し、そ
の他方導通端子がキヤパシタCsの一方電極に接
続される。キヤパシタCsはその他方電極がメモ
リセルプレート電位VSGに接続される。キヤパシ
タCsは情報を電荷の形態で記憶し、トランジス
タQsはワード線WL１上の電位に応答してオン状
態となつてキヤパシタCsとビツト線BL２とを電
気的に接続する。
第５図は第４図に示される回路の動作波形図で
ある。但し第５図においては第４図の回路に示さ
れるメモリセルMC１に情報“０”が記憶された
状態、すなわちメモリセルMC１のキヤパシタCs
が充電されていない状態における動作波形を示し
ている。以下、第４図および第５図を参照して回
路動作について簡単に説明する。
ある。但し第５図においては第４図の回路に示さ
れるメモリセルMC１に情報“０”が記憶された
状態、すなわちメモリセルMC１のキヤパシタCs
が充電されていない状態における動作波形を示し
ている。以下、第４図および第５図を参照して回
路動作について簡単に説明する。
時刻ｔ０に第１のトランスフア信号Ｔ１が
“Ｌ”となり、トランスフアゲートトランジスタ
QT１，QT２がオフ状態となり、分割ビツト線
BLNと分割ビツト線BL１が電気的に分離され、
かつ相補分割ビツト線と相補分割ビツト線
BL１とが電気的に分離される。ここで、時刻ｔ
０以前において、各分割ビツト線BL１，１，
BL２，２，BLN，は図示しない手段に
より中間電位（Vcc−Vss）／２にプリチヤージ
されている。
“Ｌ”となり、トランスフアゲートトランジスタ
QT１，QT２がオフ状態となり、分割ビツト線
BLNと分割ビツト線BL１が電気的に分離され、
かつ相補分割ビツト線と相補分割ビツト線
BL１とが電気的に分離される。ここで、時刻ｔ
０以前において、各分割ビツト線BL１，１，
BL２，２，BLN，は図示しない手段に
より中間電位（Vcc−Vss）／２にプリチヤージ
されている。
時刻ｔ１において、図示しないアドレスデコー
ダ手段からの信号によりワード線WL１が選択さ
れ、ワード線WL１上の電位が“Ｈ”になると、
メモリセルMC１内のトランジスタQsがオン状態
となり、キヤパシタCsの情報“０”が分割ビツ
ト線BL２上に読出され、分割ビツト線BL２上の
電位が少し下がり、分割ビツト線BL２と相補分
割ビツト線２との間に電位差が生じる。
ダ手段からの信号によりワード線WL１が選択さ
れ、ワード線WL１上の電位が“Ｈ”になると、
メモリセルMC１内のトランジスタQsがオン状態
となり、キヤパシタCsの情報“０”が分割ビツ
ト線BL２上に読出され、分割ビツト線BL２上の
電位が少し下がり、分割ビツト線BL２と相補分
割ビツト線２との間に電位差が生じる。
時刻ｔ２において、第１のセンスアンプ活性化
信号SNが“Ｈ”になると、センスアンプSAが活
性化され、分割ビツト線対BL２，２の電位差
が拡大される。すなわち、第１のセンスアンプ活
性化信号SNに応答してセンスアンプ駆動トラン
ジスタQN５が導通状態となり、センスアンプ
SA内のトランジスタQN１，QN２のソースを接
地電位Vssに接続する。分割ビツト線BLN上の
電位は、相補分割ビツト線上の電位より低
いので（トランスフアゲートQT３，QT４は第
２トランスフア信号Ｔ２が“Ｈ”であり、導通状
態である）、分割ビツト線BLNすなわち分割ビツ
ト線BL２上の電位はトランスフアゲートQT３
およびセンスアンプSAのトランジスタQN１を
介して接地電位Vss近くまで放電される。一方、
相補分割ビツト線２，上の電位はトラン
ジスタQN２がほぼオフ状態であり、中間電位付
近に保たれる。
信号SNが“Ｈ”になると、センスアンプSAが活
性化され、分割ビツト線対BL２，２の電位差
が拡大される。すなわち、第１のセンスアンプ活
性化信号SNに応答してセンスアンプ駆動トラン
ジスタQN５が導通状態となり、センスアンプ
SA内のトランジスタQN１，QN２のソースを接
地電位Vssに接続する。分割ビツト線BLN上の
電位は、相補分割ビツト線上の電位より低
いので（トランスフアゲートQT３，QT４は第
２トランスフア信号Ｔ２が“Ｈ”であり、導通状
態である）、分割ビツト線BLNすなわち分割ビツ
ト線BL２上の電位はトランスフアゲートQT３
およびセンスアンプSAのトランジスタQN１を
介して接地電位Vss近くまで放電される。一方、
相補分割ビツト線２，上の電位はトラン
ジスタQN２がほぼオフ状態であり、中間電位付
近に保たれる。
時刻ｔ３において、第２のリストア回路活性化
信号SP２が“Ｌ”になると、第２のリストア回
路RE２が活性化され、相補分割ビツト線２上
の電位が電源電位Vcc近くまで引上げられ、分割
ビツト線BL２と相補分割ビツト線２との間の
電位差はさらに拡大される。リストア回路RE２
の動作はセンスアンプSAの動作の極性を反転し
たものと同一である。すなわち、接地電位近傍の
電位を有する分割ビツト線BL２によりトランジ
スタQP４が導通状態となり、トランジスタQP
４，QP６を介して相補分割ビツト線２が電源
電位Vccレベル近くまで充電される。これにより
分割ビツト線対BL２，２の電位差はさらに拡
大される。
信号SP２が“Ｌ”になると、第２のリストア回
路RE２が活性化され、相補分割ビツト線２上
の電位が電源電位Vcc近くまで引上げられ、分割
ビツト線BL２と相補分割ビツト線２との間の
電位差はさらに拡大される。リストア回路RE２
の動作はセンスアンプSAの動作の極性を反転し
たものと同一である。すなわち、接地電位近傍の
電位を有する分割ビツト線BL２によりトランジ
スタQP４が導通状態となり、トランジスタQP
４，QP６を介して相補分割ビツト線２が電源
電位Vccレベル近くまで充電される。これにより
分割ビツト線対BL２，２の電位差はさらに拡
大される。
時刻ｔ４において、第１のトランスフア信号Ｔ
１が再び“Ｈ”になるとトランスフアゲートトラ
ンジスタQT１，QT２が導通状態となり、分割
ビツト線BLN，BL１および相補分割ビツト線
BLN，１をそれぞれ接続する。これにより分
割ビツト線BLNおよび相補分割ビツト線上
の電位が分割ビツト線BL１および相補分割ビツ
ト線１上にそれぞれ伝達される。この結果、
分割ビツト線BL１の電位はトランスフアゲート
トランジスタQT１およびセンスアンプSAを介
して接地電位Vss近くまで放電され、一方、相補
分割ビツト線１上の電位はトランスフアゲー
トトランジスタQT２，QT４およびリストア回
路RE２を介して引上げられる。
１が再び“Ｈ”になるとトランスフアゲートトラ
ンジスタQT１，QT２が導通状態となり、分割
ビツト線BLN，BL１および相補分割ビツト線
BLN，１をそれぞれ接続する。これにより分
割ビツト線BLNおよび相補分割ビツト線上
の電位が分割ビツト線BL１および相補分割ビツ
ト線１上にそれぞれ伝達される。この結果、
分割ビツト線BL１の電位はトランスフアゲート
トランジスタQT１およびセンスアンプSAを介
して接地電位Vss近くまで放電され、一方、相補
分割ビツト線１上の電位はトランスフアゲー
トトランジスタQT２，QT４およびリストア回
路RE２を介して引上げられる。
時刻ｔ５において、第１のリストア回路活性化
信号SP１が“Ｌ”になると、第１のリストア回
路RE１が割性化され、相補分割ビツト線１上
の電位は電源電位Vcc付近まで引上げられる。
信号SP１が“Ｌ”になると、第１のリストア回
路RE１が割性化され、相補分割ビツト線１上
の電位は電源電位Vcc付近まで引上げられる。
時刻ｔ６において、図示しない列デコーダ回路
出力により、列選択信号Ｙが“Ｈ”になると、相
補分割ビツト線１および分割ビツト線BL１が
それぞれ相補データバス線、データバス線
BUと接続され、分割ビツト線BL１および１
の電位がデータバス線BUおよびにそれぞれ
伝達され、メモリセルMC１に記憶された情報
“０”が読出される。
出力により、列選択信号Ｙが“Ｈ”になると、相
補分割ビツト線１および分割ビツト線BL１が
それぞれ相補データバス線、データバス線
BUと接続され、分割ビツト線BL１および１
の電位がデータバス線BUおよびにそれぞれ
伝達され、メモリセルMC１に記憶された情報
“０”が読出される。
以上のように、メモリセルMC１のキヤパシタ
Csに記憶された情報は、まず分割ビツト線BL２
上に読出され、分割ビツト線対BL２，２にお
ける電位差がセンスアンプSAで増幅される。こ
のとき、低電位の分割ビツト線BL２の電位はト
ランスフアゲートトランジスタQT３を介してセ
ンスアンプSAで接地電位Vss付近まで放電され
る。通常折返しビツト線構成のダイナミツク
RAMにおいては、ビツト線はアルミニウムまた
は高融点金属の硅化物等の低抵抗材料で形成され
る。これによりビツト線抵抗を低くすることがで
き、ビツト線によるRC遅延を小さくすることが
でき、ビツト線上の電位の放電を速くすることが
できる。
Csに記憶された情報は、まず分割ビツト線BL２
上に読出され、分割ビツト線対BL２，２にお
ける電位差がセンスアンプSAで増幅される。こ
のとき、低電位の分割ビツト線BL２の電位はト
ランスフアゲートトランジスタQT３を介してセ
ンスアンプSAで接地電位Vss付近まで放電され
る。通常折返しビツト線構成のダイナミツク
RAMにおいては、ビツト線はアルミニウムまた
は高融点金属の硅化物等の低抵抗材料で形成され
る。これによりビツト線抵抗を低くすることがで
き、ビツト線によるRC遅延を小さくすることが
でき、ビツト線上の電位の放電を速くすることが
できる。
しかし、上述のように、シエアード・センス・
アンプ構成のダイナミツクRAMにおいては、メ
モリセルが接続される分割ビツト線とセンスアン
プとの間にトランスフアゲートトランジスタが設
けられるため、このトランジスタ部分においては
低抵抗材料でビツト線を形成することができな
い。また、第４図に示すように、トランスフアゲ
ートトランジスタは各分割ビツト線に対応して設
ける必要があり、ビツト線のピツチ（ビツト線の
幅とビツト線の間隔との和）ごとに設ける必要が
あるため、トランジスタ幅はビツト線のピツチと
同程度またはその２倍程度にしかすることができ
ない。ビツト線のピツチは、たとえば１メガビツ
トダイナミツクRAMにおいては3μm程度になる
ため、トランジスタゲートトランジスタのトラン
ジスタ幅は数μm程度以下に限定される。このた
め、トランジスタ長は予めその最小値が限定され
ているので、トランスフアゲートトランジスタの
トランス・コンダクタンスGmが小さくなり、セ
ンスアンプ動作時に分割ビツト線の放電が遅延す
るという問題点があつた。
アンプ構成のダイナミツクRAMにおいては、メ
モリセルが接続される分割ビツト線とセンスアン
プとの間にトランスフアゲートトランジスタが設
けられるため、このトランジスタ部分においては
低抵抗材料でビツト線を形成することができな
い。また、第４図に示すように、トランスフアゲ
ートトランジスタは各分割ビツト線に対応して設
ける必要があり、ビツト線のピツチ（ビツト線の
幅とビツト線の間隔との和）ごとに設ける必要が
あるため、トランジスタ幅はビツト線のピツチと
同程度またはその２倍程度にしかすることができ
ない。ビツト線のピツチは、たとえば１メガビツ
トダイナミツクRAMにおいては3μm程度になる
ため、トランジスタゲートトランジスタのトラン
ジスタ幅は数μm程度以下に限定される。このた
め、トランジスタ長は予めその最小値が限定され
ているので、トランスフアゲートトランジスタの
トランス・コンダクタンスGmが小さくなり、セ
ンスアンプ動作時に分割ビツト線の放電が遅延す
るという問題点があつた。
さらに、トランスフアゲートトランジスタのソ
ースおよびドレインは基板またはウエル内に設け
られた拡散層により形成されるため、基板または
ウエルを介したノイズがビツト線に伝達され、セ
ンスアンプがこのノイズの影響を受けて誤動作す
るという問題点もあつた。
ースおよびドレインは基板またはウエル内に設け
られた拡散層により形成されるため、基板または
ウエルを介したノイズがビツト線に伝達され、セ
ンスアンプがこのノイズの影響を受けて誤動作す
るという問題点もあつた。
第６図は他の従来のダイナミツク・ランダム・
アクセス・メモリの構成の一部を示す図であり、
たとえば特開昭59−101093号公報に示されてい
る。第６図において、ビツト線は３つのブロツク
に分割され、かつ回路はすべてｎチヤネルMOS
トランジスタのみで構成されている。
アクセス・メモリの構成の一部を示す図であり、
たとえば特開昭59−101093号公報に示されてい
る。第６図において、ビツト線は３つのブロツク
に分割され、かつ回路はすべてｎチヤネルMOS
トランジスタのみで構成されている。
第１の分割ビツト線対BL４，４には、リセ
ツト信号RSTに応答して活性化され、各分割ビ
ツト線BL４，BL５，BL６，４，５，
６を中間電位（Vcc−Vss）／２にプリチヤージ
するためのビツト線プリチヤージ回路BCと、リ
セツト信号RSTとアクテイブプルアツプ信号
APEとに応答して、分割ビツト線対BL４，
４上の電位のうち高い電位の分割ビツト線の電位
を電源電位Vccレベルにまで昇圧するアクテイブ
プルアツプ回路APとが設けられる。
ツト信号RSTに応答して活性化され、各分割ビ
ツト線BL４，BL５，BL６，４，５，
６を中間電位（Vcc−Vss）／２にプリチヤージ
するためのビツト線プリチヤージ回路BCと、リ
セツト信号RSTとアクテイブプルアツプ信号
APEとに応答して、分割ビツト線対BL４，
４上の電位のうち高い電位の分割ビツト線の電位
を電源電位Vccレベルにまで昇圧するアクテイブ
プルアツプ回路APとが設けられる。
分割ビツト線対BL５，５および分割ビツト
線対BL６，６にはそれぞれメモリセル、セン
スアンプSA５，SA６が設けられる。分割ビツト
線対BL５，５およびBL６，６にはメモリ
容量に応じたメモリセルが接続されるが、第６図
においては分割ビツト線BL５に接続されるメモ
リセルMC１のみを代表的に示している。
線対BL６，６にはそれぞれメモリセル、セン
スアンプSA５，SA６が設けられる。分割ビツト
線対BL５，５およびBL６，６にはメモリ
容量に応じたメモリセルが接続されるが、第６図
においては分割ビツト線BL５に接続されるメモ
リセルMC１のみを代表的に示している。
各分割ビツト線間にはトランスフア信号BSC
に応答してオン・オフするトランスフアゲートト
ランジスタQT１〜QT４がそれぞれ設けられる。
分割ビツト線BL４，４はそれぞれトランスフ
アゲートQY１，QY２を介してデータバスBU，
BUに接続される。
に応答してオン・オフするトランスフアゲートト
ランジスタQT１〜QT４がそれぞれ設けられる。
分割ビツト線BL４，４はそれぞれトランスフ
アゲートQY１，QY２を介してデータバスBU，
BUに接続される。
列選択トランスフアゲートトランジスタQY１
およびQY２は、図示しないアドレスデコーダ回
路からの列選択信号Ｙによりオン・オフ制御され
る。
およびQY２は、図示しないアドレスデコーダ回
路からの列選択信号Ｙによりオン・オフ制御され
る。
また、センスアンプSA５，SA６はそれぞれセ
ンスアンプ活性化信号SN５，SN６により活性化
される。
ンスアンプ活性化信号SN５，SN６により活性化
される。
メモリセルMC１は１個のトランジスタQsと１
個のキヤパシタCsとから構成される。トランジ
スタQsは、そのゲートがワード線WL１の一部を
構成し、その一方導通端子は分割ビツト線BL５
に接続され、その他方導通端子はキヤパシタCs
の一方電極に接続される。キヤパシタCsの他方
電極はメモリセルプレート電位VSGに接続され
る。メモリセルMC１のトランジスタQsはワード
線WL１上に与えられる電位に応じてオン・オフ
し、キヤパシタCsを分割ビツト線BL５に電気的
に接続する。
個のキヤパシタCsとから構成される。トランジ
スタQsは、そのゲートがワード線WL１の一部を
構成し、その一方導通端子は分割ビツト線BL５
に接続され、その他方導通端子はキヤパシタCs
の一方電極に接続される。キヤパシタCsの他方
電極はメモリセルプレート電位VSGに接続され
る。メモリセルMC１のトランジスタQsはワード
線WL１上に与えられる電位に応じてオン・オフ
し、キヤパシタCsを分割ビツト線BL５に電気的
に接続する。
第７図は第６図に示される回路の動作を示す波
形図であり、メモリセルMC１のキヤパシタCsが
充電されていない状態、すなわち情報“０”が記
憶されている場合のデータ読出時における動作波
形図である。以下、第６図および第７図を参照し
て第６図に示される回路の動作について説明す
る。
形図であり、メモリセルMC１のキヤパシタCsが
充電されていない状態、すなわち情報“０”が記
憶されている場合のデータ読出時における動作波
形図である。以下、第６図および第７図を参照し
て第６図に示される回路の動作について説明す
る。
時刻ｔ０以前においては、トランスフア信号
BSCおよびリセツト信号RSTが共に“Ｈ”レベ
ルであり、トランスフアゲートトランジスタQT
１〜QT４はすべてオン状態となつている。した
がつて、分割ビツト線BL４，BL５，BL６が互
いに接続され、かつ相補分割ビツト線４，
５，６も互いに接続される。また、リセツト
信号RSTが“Ｈ”になつているので、この“Ｈ”
のリセツト信号RSTに応答してビツト線プリチ
ヤージ回路BCが活性化され、各分割ビツト線BL
４，BL５，BL６，４，５，６は中間
電位（Vcc−Vss）／２にプリチヤージされる。
BSCおよびリセツト信号RSTが共に“Ｈ”レベ
ルであり、トランスフアゲートトランジスタQT
１〜QT４はすべてオン状態となつている。した
がつて、分割ビツト線BL４，BL５，BL６が互
いに接続され、かつ相補分割ビツト線４，
５，６も互いに接続される。また、リセツト
信号RSTが“Ｈ”になつているので、この“Ｈ”
のリセツト信号RSTに応答してビツト線プリチ
ヤージ回路BCが活性化され、各分割ビツト線BL
４，BL５，BL６，４，５，６は中間
電位（Vcc−Vss）／２にプリチヤージされる。
時刻ｔ０において、トランスフア信号BSCお
よびリセツト信号RSTが共に“Ｌ”になり、各
トランスフアゲートトランジスタQT１〜QT４
がオフ状態となり、各分割線が分離され、かつビ
ツト線プリチヤージ回路BCが不活性化される。
よびリセツト信号RSTが共に“Ｌ”になり、各
トランスフアゲートトランジスタQT１〜QT４
がオフ状態となり、各分割線が分離され、かつビ
ツト線プリチヤージ回路BCが不活性化される。
時刻ｔ１において、図示しないアドレスデコー
ダ回路出力により、選択されたワード線WL１の
電位が“Ｈ”になると、メモリセルMC１のトラ
ンジスタQsがオン状態となり、キヤパシタCsの
情報ががビツト線BL５上に読出され、分割ビツ
ト線BL５の電位が少し下がり、分割ビツト線対
BL５，５に電位差が生じる。
ダ回路出力により、選択されたワード線WL１の
電位が“Ｈ”になると、メモリセルMC１のトラ
ンジスタQsがオン状態となり、キヤパシタCsの
情報ががビツト線BL５上に読出され、分割ビツ
ト線BL５の電位が少し下がり、分割ビツト線対
BL５，５に電位差が生じる。
時刻ｔ２において、センスアンプ活性化信号
SN５が“Ｈ”になると、センスアンプSN５が活
性化され、分割ビツト線対BL５，５の電位差
が拡大される。
SN５が“Ｈ”になると、センスアンプSN５が活
性化され、分割ビツト線対BL５，５の電位差
が拡大される。
時刻ｔ３において、トランスフア信号BSCが
“Ｈ”になると、トランスフアゲートトランジス
タQT１〜QT４がすべてオン状態となり、分割
ビツト線BL５および相補分割ビツト線５上の
電位は、分割ビツト線BL４，BL６および相補分
割ビツト線４，６上にそれぞれ伝達され
る。
“Ｈ”になると、トランスフアゲートトランジス
タQT１〜QT４がすべてオン状態となり、分割
ビツト線BL５および相補分割ビツト線５上の
電位は、分割ビツト線BL４，BL６および相補分
割ビツト線４，６上にそれぞれ伝達され
る。
時刻ｔ４において、センスアンプ活性化信号
SN６が“Ｈ”になることによりセンスアンプSA
６が活性化され、分割ビツト線対BL６，６に
おける電位差が拡大され、したがつて分割ビツト
線対BL４，４および分割ビツト線対BL５，
BL５における電位差がさらに拡大される。
SN６が“Ｈ”になることによりセンスアンプSA
６が活性化され、分割ビツト線対BL６，６に
おける電位差が拡大され、したがつて分割ビツト
線対BL４，４および分割ビツト線対BL５，
BL５における電位差がさらに拡大される。
時刻ｔ５において、アクテイブプルアツプ信号
APEが“Ｈ”になるとアクテイブプルアツプ回
路APが活性化され、相補分割ビツト線４，
BL５および６上の電位が電源電位Vcc付近ま
で引上げられる。
APEが“Ｈ”になるとアクテイブプルアツプ回
路APが活性化され、相補分割ビツト線４，
BL５および６上の電位が電源電位Vcc付近ま
で引上げられる。
次に図示しないアドレスデコーダ回路からの列
選択信号Ｙが“Ｈ”となることにより列選択ゲー
トトランジスタQY１およびQY２がオン状態と
なり、分割ビツト線BL４および相補分割ビツト
線４上の電位がデータバス線BUおよび相補
データバス線上にそれぞれ伝達され、メモリ
セルMC１が有する情報“０”が読出される。
選択信号Ｙが“Ｈ”となることにより列選択ゲー
トトランジスタQY１およびQY２がオン状態と
なり、分割ビツト線BL４および相補分割ビツト
線４上の電位がデータバス線BUおよび相補
データバス線上にそれぞれ伝達され、メモリ
セルMC１が有する情報“０”が読出される。
上述のように、第６図に示す回路においては、
各分割ビツト線対ごとにセンスアンプが設けられ
ているが、アクテイブプルアツプ回路は各分割ビ
ツト線対ごとには設けられておらず、折返しビツ
ト線を構成する１対のビツト線に対し１個設けら
れているだけである。このため、アクテイブプル
アツプ回路動作時には、１個のアクテイブプルア
ツプ回路によつてビツト線１本全体の電位を引上
げる必要があり、駆動能力の大きなアクテイブプ
ルアツプ回路が必要となる。このことはアクテイ
ブプルアツプ回路が占有する面積を増大させるこ
とになり、半導体メモリの高集積化に対する障害
になるという問題点があつた。
各分割ビツト線対ごとにセンスアンプが設けられ
ているが、アクテイブプルアツプ回路は各分割ビ
ツト線対ごとには設けられておらず、折返しビツ
ト線を構成する１対のビツト線に対し１個設けら
れているだけである。このため、アクテイブプル
アツプ回路動作時には、１個のアクテイブプルア
ツプ回路によつてビツト線１本全体の電位を引上
げる必要があり、駆動能力の大きなアクテイブプ
ルアツプ回路が必要となる。このことはアクテイ
ブプルアツプ回路が占有する面積を増大させるこ
とになり、半導体メモリの高集積化に対する障害
になるという問題点があつた。
さらに、アクテイブプルアツプ回路によつて各
分割ビツト線の電位をまたは各相補分割ビツト線
の電位を電源電位Vccレベルまで引上げるために
は、分割ビツト線および相補分割ビツト線をそれ
ぞれ接続するトランスフアゲートトランジスタの
しきい値電圧を考慮して、トランスフアゲートト
ランジスタに与えられるゲート電位、すなわち、
トランスフア信号BSCの“Ｈ”レベルを電源電
位Vcc以上に昇圧する必要がある。しかしなが
ら、半導体記憶装置の集積度が上がるにつれ、そ
こに形成されるMOSトランジスタのゲート酸化
膜は薄くなる傾向にあり、たとえば１メガビツト
ダイナミツクRAMでは、200〜300Å程度にされ
ている。このため、ゲート電位を電源電位以上に
昇圧することはゲート酸化膜の絶縁破壊等がもた
らされることになり、ゲート酸化膜の信頼性を悪
化させるという問題点があつた。
分割ビツト線の電位をまたは各相補分割ビツト線
の電位を電源電位Vccレベルまで引上げるために
は、分割ビツト線および相補分割ビツト線をそれ
ぞれ接続するトランスフアゲートトランジスタの
しきい値電圧を考慮して、トランスフアゲートト
ランジスタに与えられるゲート電位、すなわち、
トランスフア信号BSCの“Ｈ”レベルを電源電
位Vcc以上に昇圧する必要がある。しかしなが
ら、半導体記憶装置の集積度が上がるにつれ、そ
こに形成されるMOSトランジスタのゲート酸化
膜は薄くなる傾向にあり、たとえば１メガビツト
ダイナミツクRAMでは、200〜300Å程度にされ
ている。このため、ゲート電位を電源電位以上に
昇圧することはゲート酸化膜の絶縁破壊等がもた
らされることになり、ゲート酸化膜の信頼性を悪
化させるという問題点があつた。
［発明が解決しようとする問題点］
以上のように、従来の半導体メモリのビツト線
の構成においては、センスアンプ動作時に（相
補）分割ビツト線の放電が遅延し、メモリの高速
動作が妨げられる、ビツト線上のノイズの影響を
受けやすく半導体メモリの動作マージンを大きく
するのが困難である、トランスフアゲートトラン
ジスタのゲート酸化膜の信頼性が悪化するなどの
問題点があつた。
の構成においては、センスアンプ動作時に（相
補）分割ビツト線の放電が遅延し、メモリの高速
動作が妨げられる、ビツト線上のノイズの影響を
受けやすく半導体メモリの動作マージンを大きく
するのが困難である、トランスフアゲートトラン
ジスタのゲート酸化膜の信頼性が悪化するなどの
問題点があつた。
それゆえ、この発明の目的は上述のような従来
の半導体メモリの問題点を除去し、情報の読出が
高速かつ安定して行なわれるとともにゲート酸化
膜の信頼性の高い半導体メモリを提供することで
ある。
の半導体メモリの問題点を除去し、情報の読出が
高速かつ安定して行なわれるとともにゲート酸化
膜の信頼性の高い半導体メモリを提供することで
ある。
［問題点を解決するための手段］
この発明における半導体メモリは、各分割ビツ
ト線対ごとにセンスアンプおよびリストア回路を
設け、さらに各分割ビツト線間を接続するトラン
スフアゲートを、そのトランスフアゲートに接続
される分割ビツト線にそれぞれ接続されるリスト
ア回路のうち先に動作するリストア回路の活性化
信号をトリガとして発生される信号によりオン状
態とするようにしたものである。
ト線対ごとにセンスアンプおよびリストア回路を
設け、さらに各分割ビツト線間を接続するトラン
スフアゲートを、そのトランスフアゲートに接続
される分割ビツト線にそれぞれ接続されるリスト
ア回路のうち先に動作するリストア回路の活性化
信号をトリガとして発生される信号によりオン状
態とするようにしたものである。
［作 用］
この発明における半導体メモリにおいて、各分
割ビツト線対ごとに設けられたセンスアンプおよ
びリストア回路は、分割ビツト線対上に現われた
読出しデータによる電位差を確実に増幅すること
ができて読出信号のSN比を改善し、かつ分割ビ
ツト線を接続するトランスフアゲートはそれに接
続される分割ビツト線対の各々に含まれるリスト
ア回路のうち先に動作するリストア回路の活性化
信号をトリガとしてオン状態にされるので、分割
ビツト線対の放電、充電を遅延なく行なうことが
でき、それにより確実なセンス動作および高速な
読出を行なうことができ、半導体メモリの動作マ
ージンが拡大される。さらに、各分割ビツト線は
それぞれに設けられたリストア回路により電源電
位レベルまで昇圧されるので、分割ビツト線を接
続するトランスフアゲートトランジスタに与えら
れるゲート電位を電源電位以上に昇圧する必要が
ないのでゲート酸化膜の信頼性、応じて半導体メ
モリの信頼性が向上する。
割ビツト線対ごとに設けられたセンスアンプおよ
びリストア回路は、分割ビツト線対上に現われた
読出しデータによる電位差を確実に増幅すること
ができて読出信号のSN比を改善し、かつ分割ビ
ツト線を接続するトランスフアゲートはそれに接
続される分割ビツト線対の各々に含まれるリスト
ア回路のうち先に動作するリストア回路の活性化
信号をトリガとしてオン状態にされるので、分割
ビツト線対の放電、充電を遅延なく行なうことが
でき、それにより確実なセンス動作および高速な
読出を行なうことができ、半導体メモリの動作マ
ージンが拡大される。さらに、各分割ビツト線は
それぞれに設けられたリストア回路により電源電
位レベルまで昇圧されるので、分割ビツト線を接
続するトランスフアゲートトランジスタに与えら
れるゲート電位を電源電位以上に昇圧する必要が
ないのでゲート酸化膜の信頼性、応じて半導体メ
モリの信頼性が向上する。
［発明の実施例］
以下、この発明の一実施例について図面を参照
して説明する。
して説明する。
第１図はこの発明の一実施例であるダイナミツ
ク・ランダム・アクセス・メモリの一部の構成を
示す図である。第１図において、折返しビツト線
構成のビツト線対は複数個のブロツク、第１図に
おいては２個のブロツクに分割されている。
ク・ランダム・アクセス・メモリの一部の構成を
示す図である。第１図において、折返しビツト線
構成のビツト線対は複数個のブロツク、第１図に
おいては２個のブロツクに分割されている。
一方の分割ビツト線対BL１，１には、分割
ビツト線対BL１，１の電位差を検出して増幅
するセンスアンプSA１と、センスアンプSA１に
より増幅された電位差を検出してさらに増幅する
リストア回路RE１とが設けられる。
ビツト線対BL１，１の電位差を検出して増幅
するセンスアンプSA１と、センスアンプSA１に
より増幅された電位差を検出してさらに増幅する
リストア回路RE１とが設けられる。
センスアンプSA１は、そのドレインが分割ビ
ツト線BL１に接続され、そのゲートの相補分割
ビツト線１に接続され、そのソースがセンス
アンプ駆動トランジスタQN５の一方導通端子に
接続されるｎチヤネルMOSトランジスタQN１
と、そのドレインが相補分割ビツト線１に接
続され、そのゲートが分割ビツト線BL１に接続
され、そのソースがセンスアンプ駆動トランジス
タQN５の一方導通端子に接続されるｎチヤネル
MOSトランジスタQN２とから構成される。セ
ンスアンプSA１を活性化するためのセンスアン
プ駆動トランジスタQN５は、他方導通端子が接
地電位Vssに接続され、そのゲートにセンスアン
プ活性化信号SN１を受ける。
ツト線BL１に接続され、そのゲートの相補分割
ビツト線１に接続され、そのソースがセンス
アンプ駆動トランジスタQN５の一方導通端子に
接続されるｎチヤネルMOSトランジスタQN１
と、そのドレインが相補分割ビツト線１に接
続され、そのゲートが分割ビツト線BL１に接続
され、そのソースがセンスアンプ駆動トランジス
タQN５の一方導通端子に接続されるｎチヤネル
MOSトランジスタQN２とから構成される。セ
ンスアンプSA１を活性化するためのセンスアン
プ駆動トランジスタQN５は、他方導通端子が接
地電位Vssに接続され、そのゲートにセンスアン
プ活性化信号SN１を受ける。
リストア回路RE１は、そのドレインが分割ビ
ツト線BL１に接続され、そのゲートが相補分割
ビツト線１に接続され、そのソースがリスト
ア回路駆動トランジスタQP５の一方導通端子に
接続されるｐチヤネルMOSトランジスタQP１
と、そのドレインが相補分割ビツト線１に接
続され、そのゲートが分割ビツト線BL１に接続
され、そのソースがリストア回路駆動トランジス
タの一方導通端子に接続されるｐチヤネルMOS
トランジスタQP２とから構成される。リストア
回路駆動トランジスタQP５の他方導通端子は電
源電位Vccに接続され、そのゲートにリストア回
路活性化信号SP１を受ける。
ツト線BL１に接続され、そのゲートが相補分割
ビツト線１に接続され、そのソースがリスト
ア回路駆動トランジスタQP５の一方導通端子に
接続されるｐチヤネルMOSトランジスタQP１
と、そのドレインが相補分割ビツト線１に接
続され、そのゲートが分割ビツト線BL１に接続
され、そのソースがリストア回路駆動トランジス
タの一方導通端子に接続されるｐチヤネルMOS
トランジスタQP２とから構成される。リストア
回路駆動トランジスタQP５の他方導通端子は電
源電位Vccに接続され、そのゲートにリストア回
路活性化信号SP１を受ける。
他方の分割ビツト線対BL２，２には、分割
ビツト線対BL２，２の電位差を検出して増幅
するセンスアンプSA２と、センスアンプSA２に
より増幅された電位差を検出してさらに増幅する
リストア回路RE２とが設けられる。
ビツト線対BL２，２の電位差を検出して増幅
するセンスアンプSA２と、センスアンプSA２に
より増幅された電位差を検出してさらに増幅する
リストア回路RE２とが設けられる。
センスアンプSA２は、そのドレインが分割ビ
ツト線BL２に接続され、そのゲートが相補分割
ビツト線２に接続され、そのソースがセンス
アンプ駆動トランジスタQN６の一方導通端子に
接続されるｎチヤネルMOSトランジスタQN３
と、そのドレインが相補分割ビツト線２に接
続され、そのゲートが分割ビツト線BL２に接続
され、そのソースがセンスアンプ駆動トランジス
タQN６の一方導通端子に接続されるｎチヤネル
MOSトランジスタQN４とから構成される。ｎ
チヤネルMOSトランジスタからなるセンスアン
プ駆動トランジスタQN６の他方導通端子は接地
電位Vssに接続線され、そのゲートにセンスアン
プ活性化信号SN２を受ける。
ツト線BL２に接続され、そのゲートが相補分割
ビツト線２に接続され、そのソースがセンス
アンプ駆動トランジスタQN６の一方導通端子に
接続されるｎチヤネルMOSトランジスタQN３
と、そのドレインが相補分割ビツト線２に接
続され、そのゲートが分割ビツト線BL２に接続
され、そのソースがセンスアンプ駆動トランジス
タQN６の一方導通端子に接続されるｎチヤネル
MOSトランジスタQN４とから構成される。ｎ
チヤネルMOSトランジスタからなるセンスアン
プ駆動トランジスタQN６の他方導通端子は接地
電位Vssに接続線され、そのゲートにセンスアン
プ活性化信号SN２を受ける。
リストア回路RE２は、ドレインが分割ビツト
線BL２に接続され、そのゲートが相補分割ビツ
ト線２に接続され、そのソースがリストア回
路駆動トランジスタQP６の一方導通端子に接続
されるｐチヤネルMOSトランジスタQP３と、そ
のドレインが相補分割ビツト線２に接続され、
そのゲートが分割ビツト線BL２に接続され、そ
のソースがリストア回路駆動トランジスタQP６
の一方導通端子に接続されるｐチヤネルMOSト
ランジスタQP４とから構成される。ｐチヤネル
MOSトランジスタからなるリストア回路駆動ト
ランジスタQP６の他方導通端子は電源電位Vcc
に接続され、そのゲートにリストア回路活性化信
号SP２を受ける。
線BL２に接続され、そのゲートが相補分割ビツ
ト線２に接続され、そのソースがリストア回
路駆動トランジスタQP６の一方導通端子に接続
されるｐチヤネルMOSトランジスタQP３と、そ
のドレインが相補分割ビツト線２に接続され、
そのゲートが分割ビツト線BL２に接続され、そ
のソースがリストア回路駆動トランジスタQP６
の一方導通端子に接続されるｐチヤネルMOSト
ランジスタQP４とから構成される。ｐチヤネル
MOSトランジスタからなるリストア回路駆動ト
ランジスタQP６の他方導通端子は電源電位Vcc
に接続され、そのゲートにリストア回路活性化信
号SP２を受ける。
分割ビツト線BL１と分割ビツト線BL２とはト
ランスフアゲートトランジスタQT１を介して接
続され、相補分割ビツト線１と相補分割ビツ
ト線２とはトランスフアゲートトランジスタ
QT２を介して接続される。トランスフアゲート
トランジスタQT１，QT２のゲートには、リス
トア回路活性化信号SP１，SP２のうち先に活性
レベルとなるリストア回路活性化信号をトリガと
して活性レベルとなるトランスフア信号Ｔが与え
られる。トランスフア信号Ｔを発生するトランス
フア信号発生回路TGは、リストア回路活性化信
号SP１，SP２を受けて否定論理積をとつて出力
するNANDゲートを含む回路で構成される。第
１図においてはNANDゲートとNANDゲート出
力を受けて反転して出力する２段のインバータ回
路とからなる構成が一例として示される。
ランスフアゲートトランジスタQT１を介して接
続され、相補分割ビツト線１と相補分割ビツ
ト線２とはトランスフアゲートトランジスタ
QT２を介して接続される。トランスフアゲート
トランジスタQT１，QT２のゲートには、リス
トア回路活性化信号SP１，SP２のうち先に活性
レベルとなるリストア回路活性化信号をトリガと
して活性レベルとなるトランスフア信号Ｔが与え
られる。トランスフア信号Ｔを発生するトランス
フア信号発生回路TGは、リストア回路活性化信
号SP１，SP２を受けて否定論理積をとつて出力
するNANDゲートを含む回路で構成される。第
１図においてはNANDゲートとNANDゲート出
力を受けて反転して出力する２段のインバータ回
路とからなる構成が一例として示される。
分割ビツト線対BL１，１と読出された情報
を転送するためのデータバス線BU，とはそ
れぞれ列ゲートトランジスタQY１，QY２によ
り接続される。列ゲートトランジスタQY１，
QY２のゲートには、図示しないアドレスデコー
ダ回路からの列選択信号Ｙが加えられる。
を転送するためのデータバス線BU，とはそ
れぞれ列ゲートトランジスタQY１，QY２によ
り接続される。列ゲートトランジスタQY１，
QY２のゲートには、図示しないアドレスデコー
ダ回路からの列選択信号Ｙが加えられる。
各分割ビツト線対にはメモリ容量に応じた数の
メモリセルが接続され、それぞれ分割メモリセル
アレイCAL１，CAL２が構成されるが、第１図
においては代表的に分割ビツト線BL２に接続さ
れたメモリセルMC１のみを示す。メモリセル
MC１は、そのゲートがワード線WL１の一部を
構成し、その一方導通端子が分割ビツト線BL２
に接続され、その他方導通端子がキヤパシタCs
の一方電極に接続されるｎチヤネルMOSトラン
ジスタQsと、その一方電極がトランジスタQsの
他方導通端子に接続され、その他方電極がメモリ
セルプレート電位VSGに接続されるキヤパシタCs
とから構成される。キヤパシタCsが情報を電荷
の形態で記憶する。ワード線WL１は、図示しな
いアドレスデコーダ回路からの出力により、選択
された場合に活性レベル（Ｈレベル）にされる。
メモリセルが接続され、それぞれ分割メモリセル
アレイCAL１，CAL２が構成されるが、第１図
においては代表的に分割ビツト線BL２に接続さ
れたメモリセルMC１のみを示す。メモリセル
MC１は、そのゲートがワード線WL１の一部を
構成し、その一方導通端子が分割ビツト線BL２
に接続され、その他方導通端子がキヤパシタCs
の一方電極に接続されるｎチヤネルMOSトラン
ジスタQsと、その一方電極がトランジスタQsの
他方導通端子に接続され、その他方電極がメモリ
セルプレート電位VSGに接続されるキヤパシタCs
とから構成される。キヤパシタCsが情報を電荷
の形態で記憶する。ワード線WL１は、図示しな
いアドレスデコーダ回路からの出力により、選択
された場合に活性レベル（Ｈレベル）にされる。
第２Ａ図は第１図に示される回路の動作を示す
波形図であり、メモリセルMC１に情報“０”が
記憶されている場合の動作を示す波形図である。
以下、第１図および第２Ａ図を参照して回路の動
作について説明する。
波形図であり、メモリセルMC１に情報“０”が
記憶されている場合の動作を示す波形図である。
以下、第１図および第２Ａ図を参照して回路の動
作について説明する。
時刻ｔ０以前においては、分割ビツト線BL１，
BL１，BL２，２は図示しない手段により中
間電位（Vcc−Vss）／２にプリチヤージされて
おり、またトランスフアゲートトランジスタQT
１，QT２に与えられるトランスフア信号Ｔは
“Ｌ”であり、各分割ビツト線間は分離されてい
る。
BL１，BL２，２は図示しない手段により中
間電位（Vcc−Vss）／２にプリチヤージされて
おり、またトランスフアゲートトランジスタQT
１，QT２に与えられるトランスフア信号Ｔは
“Ｌ”であり、各分割ビツト線間は分離されてい
る。
時刻ｔ０において、図示しないアドレスデコー
ダ手段によりワード線WL１が選択されワード線
WL１上の電位が“Ｈ”になると、メモリセル
MC１のトランジスタQsがオン状態となり、その
キヤパシタCsが有する情報“０”が分割ビツト
線BL２上に読出され、分割ビツト線BL２の電位
が少し下がり（この電位変化量はキヤパシタCs
と分割ビツト線BL２の容量比によつて決定され
る）、分割ビツト線対BL２，２において電位
差が生じる。
ダ手段によりワード線WL１が選択されワード線
WL１上の電位が“Ｈ”になると、メモリセル
MC１のトランジスタQsがオン状態となり、その
キヤパシタCsが有する情報“０”が分割ビツト
線BL２上に読出され、分割ビツト線BL２の電位
が少し下がり（この電位変化量はキヤパシタCs
と分割ビツト線BL２の容量比によつて決定され
る）、分割ビツト線対BL２，２において電位
差が生じる。
時刻ｔ１においてセンスアンプ活性化信号SN
２が“Ｈ”になると、センスアンプSA２が活性
化され、分割ビツト線BL２，２における電位
差が拡大される。すなわち、相補分割ビツト線
BL２上の電位は中間電位付近に保たれるが、低
電位の分割ビツト線BL２の電位はセンスアンプ
SA２を介して（トランジスタQN３，QN６を介
して）接地電位Vss近くまで放電される。
２が“Ｈ”になると、センスアンプSA２が活性
化され、分割ビツト線BL２，２における電位
差が拡大される。すなわち、相補分割ビツト線
BL２上の電位は中間電位付近に保たれるが、低
電位の分割ビツト線BL２の電位はセンスアンプ
SA２を介して（トランジスタQN３，QN６を介
して）接地電位Vss近くまで放電される。
時刻ｔ２において、リストア回路活性化信号
SP２が“Ｌ”になると、リストア回路駆動トラ
ンジスタQP６が導通状態となり、リストア回路
RE２が活性化され、中間電位レベルの相補分割
ビツト線２上の電位がリストア回路RE２を介
して電源電位Vcc近くまで引上げられ、分割ビツ
ト線対BL２，２における電位差がさらに拡大
される。
SP２が“Ｌ”になると、リストア回路駆動トラ
ンジスタQP６が導通状態となり、リストア回路
RE２が活性化され、中間電位レベルの相補分割
ビツト線２上の電位がリストア回路RE２を介
して電源電位Vcc近くまで引上げられ、分割ビツ
ト線対BL２，２における電位差がさらに拡大
される。
時刻ｔ３において、リストア回路活性化信号
SP２の“Ｌ”への移行をトリガとして発生され
るトランスフア信号発生回路TGからのトランス
フア信号Ｔが“Ｈ”になると、トランスフアゲー
トトランジスタQT１，QT２がオン状態となり、
各分割ビツト線が接続される。これにより分割ビ
ツト線BL２および相補分割ビツト線２上の電
位が分割ビツト線BL１および相補分割ビツト線
BL１上にそれぞれ伝達される。これにより、分
割ビツト線BL１の電位は、トランスフアゲート
トランジスタQT１およびセンスアンプSA２を
介して放電され始め、一方相補分割ビツト線
１上の電位はトランスフアゲートトランジスタ
QT２およびリストア回路RE２を介して中間電
位から引上げられ始める。
SP２の“Ｌ”への移行をトリガとして発生され
るトランスフア信号発生回路TGからのトランス
フア信号Ｔが“Ｈ”になると、トランスフアゲー
トトランジスタQT１，QT２がオン状態となり、
各分割ビツト線が接続される。これにより分割ビ
ツト線BL２および相補分割ビツト線２上の電
位が分割ビツト線BL１および相補分割ビツト線
BL１上にそれぞれ伝達される。これにより、分
割ビツト線BL１の電位は、トランスフアゲート
トランジスタQT１およびセンスアンプSA２を
介して放電され始め、一方相補分割ビツト線
１上の電位はトランスフアゲートトランジスタ
QT２およびリストア回路RE２を介して中間電
位から引上げられ始める。
時刻ｔ４において、センスアンプ活性化信号
SN１が“Ｈ”になると、センスアンプ駆動トラ
ンジスタQN５がオン状態となり、センスアンプ
SA１が活性化され、分割ビツト線BL１の電位が
接地電位Vss近くまで高速で放電される。
SN１が“Ｈ”になると、センスアンプ駆動トラ
ンジスタQN５がオン状態となり、センスアンプ
SA１が活性化され、分割ビツト線BL１の電位が
接地電位Vss近くまで高速で放電される。
時刻ｔ５において、リストア回路活性化信号
SP１が“Ｌ”になると、リストア回路駆動トラ
ンジスタQP５がオン状態となつて、リストア回
路RE１が活性化され、相補分割ビツト線１の
電位が電源電位Vcc近くまで引上げられる。
SP１が“Ｌ”になると、リストア回路駆動トラ
ンジスタQP５がオン状態となつて、リストア回
路RE１が活性化され、相補分割ビツト線１の
電位が電源電位Vcc近くまで引上げられる。
時刻ｔ６において、図示しない列アドレスデコ
ーダ手段からの信号によりこのビツト線が選択さ
れ、列選択信号Ｙが“Ｈ”になると、列ゲートト
ランジスタQY１およびQY２がオン状態となり、
分割ビツト線対BL１，１はデータバス線BU，
BUに接続される。これにより、分割ビツト線対
BL１，１の電位がデータバス線BU，上
に伝達され、選択されたメモリセルMC１に記憶
されていた情報“０”が読出される。
ーダ手段からの信号によりこのビツト線が選択さ
れ、列選択信号Ｙが“Ｈ”になると、列ゲートト
ランジスタQY１およびQY２がオン状態となり、
分割ビツト線対BL１，１はデータバス線BU，
BUに接続される。これにより、分割ビツト線対
BL１，１の電位がデータバス線BU，上
に伝達され、選択されたメモリセルMC１に記憶
されていた情報“０”が読出される。
ここで、センスアンプSA１，SA２およびリス
トア回路RE１，RE２のそれぞれのうちいずれを
先に活性化するかは、いずれのメモリセルアレイ
に含まれるメモリセルが選択されたかによつて決
定され、たとえばワードアドレス信号の値に応じ
て決定される。したがつて、メモリセルアレイ
CAL１内のメモリセルが選択された場合には、
センスアンプSA１およびリストア回路RE１がセ
ンスアンプSA２およびリストア回路RE２より先
に活性化される。
トア回路RE１，RE２のそれぞれのうちいずれを
先に活性化するかは、いずれのメモリセルアレイ
に含まれるメモリセルが選択されたかによつて決
定され、たとえばワードアドレス信号の値に応じ
て決定される。したがつて、メモリセルアレイ
CAL１内のメモリセルが選択された場合には、
センスアンプSA１およびリストア回路RE１がセ
ンスアンプSA２およびリストア回路RE２より先
に活性化される。
第２Ｂ図は、選択されたメモリセルMC１のキ
ヤパシタCsが充電されている状態、すなわち情
報“１”が記憶されている場合のデータ読出動作
の示す波形図である。以下、第１図、第２Ｂ図を
参照して情報“１”を読出す動作について説明す
る。
ヤパシタCsが充電されている状態、すなわち情
報“１”が記憶されている場合のデータ読出動作
の示す波形図である。以下、第１図、第２Ｂ図を
参照して情報“１”を読出す動作について説明す
る。
各分割ビツト線および相補分割ビツト線のプリ
チヤージおよびトランスフア信号Ｔが“Ｌ”にな
る動作は上述の情報が“０”の場合と同様に行な
われる。
チヤージおよびトランスフア信号Ｔが“Ｌ”にな
る動作は上述の情報が“０”の場合と同様に行な
われる。
時刻ｔ０において、図示しないデコーダ手段か
らの出力により選択されたワード線WL１の電位
が“Ｈ”になると、メモリセルMC１内のトラン
ジスタQsがオン状態となり、そのキヤパシタCs
の有する情報が分割ビツト線BL２上に読出され
る。これにより分割ビツト線BL２上の電位が少
し上がり、分割ビツト線対BL２，２における
電位差が生じる。
らの出力により選択されたワード線WL１の電位
が“Ｈ”になると、メモリセルMC１内のトラン
ジスタQsがオン状態となり、そのキヤパシタCs
の有する情報が分割ビツト線BL２上に読出され
る。これにより分割ビツト線BL２上の電位が少
し上がり、分割ビツト線対BL２，２における
電位差が生じる。
時刻ｔ１において、センスアンプ活性化信号
SN２が“Ｈ”になると、センスアンプ駆動トラ
ンジスタQN６がオン状態となり、センスアンプ
SA２が活性化され、分割ビツト線対BL２，
２における電位差が拡大される。すなわち、分割
ビツト線BL２の電位は前記中間電位より少し高
い電位に保たれるが、相補分割ビツト線２上
の電位はセンスアンプSA２を介して（トランジ
スタQN４，QN６を介して）接地電位VVss近く
まで放電される。
SN２が“Ｈ”になると、センスアンプ駆動トラ
ンジスタQN６がオン状態となり、センスアンプ
SA２が活性化され、分割ビツト線対BL２，
２における電位差が拡大される。すなわち、分割
ビツト線BL２の電位は前記中間電位より少し高
い電位に保たれるが、相補分割ビツト線２上
の電位はセンスアンプSA２を介して（トランジ
スタQN４，QN６を介して）接地電位VVss近く
まで放電される。
時刻ｔ２において、リストア回路活性化信号
SP２が“Ｌ”になると、リストア回路RE２がト
ランジスタQP６を介して活性化され、分割ビツ
ト線BL２上の電位がリストア回路RE２を介して
電源電位Vcc近くまで引上げられ、分割ビツト線
対BL２，２における電位差がさらに拡大され
る。
SP２が“Ｌ”になると、リストア回路RE２がト
ランジスタQP６を介して活性化され、分割ビツ
ト線BL２上の電位がリストア回路RE２を介して
電源電位Vcc近くまで引上げられ、分割ビツト線
対BL２，２における電位差がさらに拡大され
る。
時刻ｔ３において、トランスフア信号発生回路
TGにおいてリストア回路活性化信号SP２の
“Ｌ”への移行をトリガとして発生されるトラン
スフア信号Ｔが“Ｈ”になると、トランスフアゲ
ートトランジスタQT１，QT２がオン状態とな
り、分割ビツト線BL２および相補分割ビツト線
BL２上の電位が分割ビツト線BL１および相補分
割ビツト線１上にそれぞれ伝達される。これ
により、分割ビツト線BL１の電位はトランスフ
アゲートトランジスタQT１およびリストア回路
RE２を介して引上げられ始め、一方、相補分割
ビツト線１の電位はトランスフアゲートトラ
ンジスタQT２およびセンスアンプSA２を介し
て放電され始める。
TGにおいてリストア回路活性化信号SP２の
“Ｌ”への移行をトリガとして発生されるトラン
スフア信号Ｔが“Ｈ”になると、トランスフアゲ
ートトランジスタQT１，QT２がオン状態とな
り、分割ビツト線BL２および相補分割ビツト線
BL２上の電位が分割ビツト線BL１および相補分
割ビツト線１上にそれぞれ伝達される。これ
により、分割ビツト線BL１の電位はトランスフ
アゲートトランジスタQT１およびリストア回路
RE２を介して引上げられ始め、一方、相補分割
ビツト線１の電位はトランスフアゲートトラ
ンジスタQT２およびセンスアンプSA２を介し
て放電され始める。
時刻ｔ４において、センスアンプ活性化信号
SN１が“Ｈ”になると、センスアンプSA１がセ
ンスアンプ駆動トランジスタQN５を介して活性
化され、相補分割ビツト線１の電位が接地電
位Vss近くまで高速で放電される。
SN１が“Ｈ”になると、センスアンプSA１がセ
ンスアンプ駆動トランジスタQN５を介して活性
化され、相補分割ビツト線１の電位が接地電
位Vss近くまで高速で放電される。
時刻ｔ５において、リストア回路活性化信号
SP１が“Ｌ”になると、分割ビツト線BL１の電
位が活性状態のリストア回路RE１を介して電源
電位Vcc近くまで引上げられる。
SP１が“Ｌ”になると、分割ビツト線BL１の電
位が活性状態のリストア回路RE１を介して電源
電位Vcc近くまで引上げられる。
時刻ｔ６において、図示しないアドレスデコー
ダ手段からの列選択信号Ｙが“Ｈ”になり、この
ビツト線が選択されると、列ゲートトランジスタ
QY１，QY２がオン状態となり、分割ビツト線
対BL１，１の電位がそれぞれデータバス線
BU，上に伝達され、メモリセルMC１の情報
“１”が読出される。
ダ手段からの列選択信号Ｙが“Ｈ”になり、この
ビツト線が選択されると、列ゲートトランジスタ
QY１，QY２がオン状態となり、分割ビツト線
対BL１，１の電位がそれぞれデータバス線
BU，上に伝達され、メモリセルMC１の情報
“１”が読出される。
第３図は第１図に示されるトランスフア信号発
生回路の具体的構成の一例を示す図である。第３
図において、NANDゲートは、ｐチヤネルMOS
トランジスタQG３，QG４と、ｎチヤネルMOS
トランジスタQG１，QG２とから構成される。
トランジスタQG３、トランジスタQG４は、そ
れぞれリストア回路活性化信号SP２，SP１をそ
れぞれそのゲートに受け、それぞれの一方導通端
子が互いに接続されかつ電源電位Vccに接続さ
れ、それらの他方導通端子は出力端子に接続され
る。ｎチヤネルMOSトランジスタQG１は、その
一方導通端子が出力端子に接続され、そのゲート
にリストア回路活性化信号SP２を受け、その他
方導通端子がMOSトランジスタQG２の一方導通
端子に接続される。ｎチヤネルMOSトランジス
タQG２の一方導通端子はMOSトランジスタQG
１の他方導通端子に接続され、そのゲートにリス
トア回路活性化信号SP１を受け、その他方導通
端子は接地電位Vssに接続される。
生回路の具体的構成の一例を示す図である。第３
図において、NANDゲートは、ｐチヤネルMOS
トランジスタQG３，QG４と、ｎチヤネルMOS
トランジスタQG１，QG２とから構成される。
トランジスタQG３、トランジスタQG４は、そ
れぞれリストア回路活性化信号SP２，SP１をそ
れぞれそのゲートに受け、それぞれの一方導通端
子が互いに接続されかつ電源電位Vccに接続さ
れ、それらの他方導通端子は出力端子に接続され
る。ｎチヤネルMOSトランジスタQG１は、その
一方導通端子が出力端子に接続され、そのゲート
にリストア回路活性化信号SP２を受け、その他
方導通端子がMOSトランジスタQG２の一方導通
端子に接続される。ｎチヤネルMOSトランジス
タQG２の一方導通端子はMOSトランジスタQG
１の他方導通端子に接続され、そのゲートにリス
トア回路活性化信号SP１を受け、その他方導通
端子は接地電位Vssに接続される。
第１のインバータ回路は、NANDゲート出力
をそのゲートに受ける相補接続されたｐチヤネル
MOSトランジスタQG６とｎチヤネルMOSトラ
ンジスタQG５とから構成される。ｐチヤネル
MOSトランジスタQG６の一方導通端子は電源電
位Vccに接続され、ｎチヤネルMOSトランジス
タQG５の他方導通端子は接地電位Vssに接続さ
れる。
をそのゲートに受ける相補接続されたｐチヤネル
MOSトランジスタQG６とｎチヤネルMOSトラ
ンジスタQG５とから構成される。ｐチヤネル
MOSトランジスタQG６の一方導通端子は電源電
位Vccに接続され、ｎチヤネルMOSトランジス
タQG５の他方導通端子は接地電位Vssに接続さ
れる。
第２のインバータは、第１のインバータ回路出
力をそのゲートに受ける相補接続されたｐチヤネ
ルMOSトランジスタQG８とｎチヤネルMOSト
ランジスタQG７とから構成される。ｐチヤネル
MOSトランジスタQG８の一方導通端子は電源電
位Vccに接続され、ｎチヤネルMOSトランジス
タQG７の他方導通端子は接地電位Vssに接続さ
れる。第２のインバータ回路出力がトランスフア
信号Ｔとなる。
力をそのゲートに受ける相補接続されたｐチヤネ
ルMOSトランジスタQG８とｎチヤネルMOSト
ランジスタQG７とから構成される。ｐチヤネル
MOSトランジスタQG８の一方導通端子は電源電
位Vccに接続され、ｎチヤネルMOSトランジス
タQG７の他方導通端子は接地電位Vssに接続さ
れる。第２のインバータ回路出力がトランスフア
信号Ｔとなる。
上述の回路構成をとることにより、リストア回
路活性化信号SP１およびSP２のうちどちらか一
方が“Ｌ”になることによつてトリガされ、トラ
ンスフア信号Ｔが“Ｈ”になる。すなわち、たと
えば第２Ａ図において、時刻ｔ２においてリスト
ア回路活性化信号SP２が“Ｌ”になると、分割
ビツト線対BL２，２上の電位が拡大され安定
した後の時刻ｔ３においてトランスフア信号Ｔが
“Ｈ”となり分割ビツト線対をそれぞれ接続する。
これによりビツト線上のノイズの影響を除去する
ことができ、ノイズマージンが拡大される。
路活性化信号SP１およびSP２のうちどちらか一
方が“Ｌ”になることによつてトリガされ、トラ
ンスフア信号Ｔが“Ｈ”になる。すなわち、たと
えば第２Ａ図において、時刻ｔ２においてリスト
ア回路活性化信号SP２が“Ｌ”になると、分割
ビツト線対BL２，２上の電位が拡大され安定
した後の時刻ｔ３においてトランスフア信号Ｔが
“Ｈ”となり分割ビツト線対をそれぞれ接続する。
これによりビツト線上のノイズの影響を除去する
ことができ、ノイズマージンが拡大される。
なお、上記実施例においては、センスアンプが
ｎチヤネルMOSトランジスタで構成され、リス
トア回路がｐチヤネルMOSトランジスタで構成
された場合について説明したが、これらを各々逆
の導電形を持つトランジスタで構成しても、活性
化信号の極性を適当に選択することにより上記実
施例と同様の効果を得ることができる。
ｎチヤネルMOSトランジスタで構成され、リス
トア回路がｐチヤネルMOSトランジスタで構成
された場合について説明したが、これらを各々逆
の導電形を持つトランジスタで構成しても、活性
化信号の極性を適当に選択することにより上記実
施例と同様の効果を得ることができる。
また、上記実施例においては、トランスフアゲ
ートトランジスタおよび列ゲートトランジスタに
ｎチヤネルMOSトランジスタを用いた場合につ
いて説明しているが、これらに各々異なる導電形
のトランジスタを用いた場合においてもそのゲー
トに与えられる信号を適当に選択することにより
上記実施例と同様の効果を得ることができる。
ートトランジスタおよび列ゲートトランジスタに
ｎチヤネルMOSトランジスタを用いた場合につ
いて説明しているが、これらに各々異なる導電形
のトランジスタを用いた場合においてもそのゲー
トに与えられる信号を適当に選択することにより
上記実施例と同様の効果を得ることができる。
さらに上記実施例においては、メモリセルに含
まれる選択トランジスタがｎチヤネルMOSトラ
ンジスタである場合について示しているが、ワー
ド線の電位を適当に選択することにより、ｐチヤ
ネルMOSトランジスタを用いても上記実施例と
同様の効果を得ることができる。
まれる選択トランジスタがｎチヤネルMOSトラ
ンジスタである場合について示しているが、ワー
ド線の電位を適当に選択することにより、ｐチヤ
ネルMOSトランジスタを用いても上記実施例と
同様の効果を得ることができる。
またさらに、上記実施例においては、トランス
フア信号発生回路がNANDゲートと２段のイン
バータ回路により構成されている場合について示
しているが、他の段数のインバータ回路を用いた
場合、またはNANDゲートのみを用いた場合、
さらには他の回路形式を用いた場合にあつても、
リストア回路活性化信号のうちの先に活性レベル
になる信号をトリガとして活性レベルになるトラ
ンスフア信号を発生する回路構成であれば、どの
ような回路構成であつてもよく、上記実施例と同
様の効果を得ることができる。
フア信号発生回路がNANDゲートと２段のイン
バータ回路により構成されている場合について示
しているが、他の段数のインバータ回路を用いた
場合、またはNANDゲートのみを用いた場合、
さらには他の回路形式を用いた場合にあつても、
リストア回路活性化信号のうちの先に活性レベル
になる信号をトリガとして活性レベルになるトラ
ンスフア信号を発生する回路構成であれば、どの
ような回路構成であつてもよく、上記実施例と同
様の効果を得ることができる。
さらに上記実施例においては、ビツト線対が２
個のブロツクに分割された場合について示してい
るが、この分割されるブロツクの数は２個に限定
されず他の数に分割した場合においても上記実施
例と同様の効果を得ることができる。
個のブロツクに分割された場合について示してい
るが、この分割されるブロツクの数は２個に限定
されず他の数に分割した場合においても上記実施
例と同様の効果を得ることができる。
［発明の効果］
以上のように、この発明によれば、各分割ビツ
ト線対ごとにセンスアンプおよびリストア回路を
設け、さらに各分割ビツト線間を接続するトラン
スフアゲートトランジスタを、そのトランスフア
ゲートトランジスタに接続される分割ビツト線
（相補分割ビツト線）に各々接続されるリストア
回路のうち先に活性化されるリストア回路に対す
るリストア回路活性化信号をトリガとして発生さ
れる信号によつてオン状態とするようにしたの
で、センス動作を高速かつ安定に行なうことがで
き、半導体メモリの動作マージンが拡大されると
ともに、トランスフアゲートトランジスタに与え
られるゲート電位を電源電位以上に昇圧する必要
がないので、ゲート酸化膜の信頼性が向上し、応
じて半導体メモリの信頼性が向上する。
ト線対ごとにセンスアンプおよびリストア回路を
設け、さらに各分割ビツト線間を接続するトラン
スフアゲートトランジスタを、そのトランスフア
ゲートトランジスタに接続される分割ビツト線
（相補分割ビツト線）に各々接続されるリストア
回路のうち先に活性化されるリストア回路に対す
るリストア回路活性化信号をトリガとして発生さ
れる信号によつてオン状態とするようにしたの
で、センス動作を高速かつ安定に行なうことがで
き、半導体メモリの動作マージンが拡大されると
ともに、トランスフアゲートトランジスタに与え
られるゲート電位を電源電位以上に昇圧する必要
がないので、ゲート酸化膜の信頼性が向上し、応
じて半導体メモリの信頼性が向上する。
第１図はこの発明の一実施例である半導体メモ
リの一部の構成を示す図である。第２Ａ図は第１
図の回路動作を示す波形図であり、選択されたメ
モリセルが情報“０”を記憶している場合の動作
を示す図である。第２Ｂ図は第１図に示される回
路動作波形図であり、選択されたメモリセルが情
報“１”を記憶している場合の動作を示す波形図
である。第３図は第１図に示されるトランスフア
信号発生回路の具体的構成の一例を示す図であ
る。第４図は従来のダイナミツクランダムアクセ
スメモリの一部の構成を示す図である。第５図は
第４図に示される回路の動作波形図であり、選択
されたメモリセルに情報“０”が記憶されている
場合の動作を示す波形図である。第６図は他の従
来のダイナミツクランダムアクセスメモリの一部
の構成を示す図である。第７図は第６図に示され
る回路の動作波形図であり、選択されたメモリセ
ルが情報“０”を有する場合の動作を示す波形図
である。 図において、CAL１，CAL２はメモリセルア
レイ、MC１はメモリセル、BL１，１，BL
２，２は分割ビツト線、QT１，QT２はトラ
ンスフアゲートトランジスタ、SA１，SA２はセ
ンスアンプ、RE１，RE２はリストア回路、QY
１，QY２は列ゲートトランジスタ、TGはトラ
ンスフア信号発生回路、BU，はデータバス
線である。 なお、図中、同一符号は同一または相当部分を
示す。
リの一部の構成を示す図である。第２Ａ図は第１
図の回路動作を示す波形図であり、選択されたメ
モリセルが情報“０”を記憶している場合の動作
を示す図である。第２Ｂ図は第１図に示される回
路動作波形図であり、選択されたメモリセルが情
報“１”を記憶している場合の動作を示す波形図
である。第３図は第１図に示されるトランスフア
信号発生回路の具体的構成の一例を示す図であ
る。第４図は従来のダイナミツクランダムアクセ
スメモリの一部の構成を示す図である。第５図は
第４図に示される回路の動作波形図であり、選択
されたメモリセルに情報“０”が記憶されている
場合の動作を示す波形図である。第６図は他の従
来のダイナミツクランダムアクセスメモリの一部
の構成を示す図である。第７図は第６図に示され
る回路の動作波形図であり、選択されたメモリセ
ルが情報“０”を有する場合の動作を示す波形図
である。 図において、CAL１，CAL２はメモリセルア
レイ、MC１はメモリセル、BL１，１，BL
２，２は分割ビツト線、QT１，QT２はトラ
ンスフアゲートトランジスタ、SA１，SA２はセ
ンスアンプ、RE１，RE２はリストア回路、QY
１，QY２は列ゲートトランジスタ、TGはトラ
ンスフア信号発生回路、BU，はデータバス
線である。 なお、図中、同一符号は同一または相当部分を
示す。
Claims (1)
- 【特許請求の範囲】 １ 折返し形ビツト線構成を有する複数のビツト
線対と、前記複数のビツト線対の各々が複数個の
ブロツクに分割され、１本のビツト線は複数個の
分割ビツト線から構成されており、 各々が、前記複数のワード線のうちの対応する
ワード線および前記複数個のビツト線対を構成す
るビツト線のうちの対応するビツト線に接続され
る複数個のメモリセルと、 前記複数個のブロツクに分割されたビツト線対
の各々に対して設けられ、前記複数個のワード線
のうちの１本のワード線が選択された後、当該分
割ビツト線対上の信号レベル差を検出して、該信
号レベル差を増幅する複数個のセンスアンプと、 前記複数個のブロツクに分割されたビツト線対
の各々に対して設けられ、前記センスアンプによ
り増幅された分割ビツト線対上の信号レベル差を
検出してさらに増幅する複数個のリストア回路
と、 前記分割ビツト線の各々に対して設けられ、隣
接する分割ビツト線間を電気的に接続するための
第１のスイツチング手段と、 前記複数個のリストア回路を、前記選択された
ワード線が含まれるブロツク内に設けられたリス
トア回路から順に予め定められた順序で活性化す
るための信号を発生する制御回路と、 前記制御回路からの制御信号のうち少なくとも
互いに隣接するブロツクの各々に含まれるリスト
ア回路に対する制御信号に応答して、当該隣接す
るブロツクの分割ビツト線を互いに接続する第１
のスイツチング手段の動作を制御するスイツチ制
御手段とを備え、 前記スイツチ制御手段は、当該隣接するブロツ
ク内に含まれるリストア回路に対し先に発生され
る活性化信号に応答して該第１のスイツチング手
段を導通状態にすることを特徴とする、半導体メ
モリ。 ２ 前記第１のスイツチング手段はトランジスタ
を用いたトランスフアゲートにより構成されるこ
とを特徴とする、特許請求の範囲第１項記載の半
導体メモリ。 ３ 前記スイツチ制御手段は、前記制御回路から
の制御信号のうち少なくとも隣接するブロツク内
に含まれるリストア回路に対する制御信号をその
入力とし、その否定論理積をとつて出力する
NANDゲートを含む回路で構成されることを特
徴とする、特許請求の範囲第１項記載の半導体メ
モリ。 ４ 前記スイツチ制御手段は、前記NANDゲー
トからの出力信号を受けて反転して出力するイン
バータ回路をさらに含む、特許請求の範囲第３項
記載の半導体メモリ。５ 前記各ビツト線対を構
成する複数の分割ビツト線対のうち、１対の分割
ビツト線対のみが第２のスイツチング手段を介し
てデータ読出線に接続されることを特徴とする、
特許請求の範囲第１項記載の半導体メモリ。 ６ 前記第２のスイツチング手段は、前記各ビツ
ト線対を構成する分割ビツト線対の各々に接続さ
れるセンスアンプおよびリストア回路がすべて活
性化された後に導通状態にされることを特徴とす
る、特許請求の範囲第５項記載の半導体メモリ。 ７ 前記第２のスイツチング手段は、トランジス
タを用いたトランスフアゲートにより構成される
ことを特徴とする、特許請求の範囲第５項記載の
半導体メモリ。 ８ 前記第２のスイツチング手段は、ビツト線対
選択信号に応答して導通状態にされることを特徴
とする、特許請求の範囲第５項記載の半導体メモ
リ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041281A JPS62200596A (ja) | 1986-02-26 | 1986-02-26 | 半導体メモリ |
| EP87301357A EP0239225B1 (en) | 1986-02-26 | 1987-02-17 | Semiconductor memory device |
| DE8787301357T DE3771243D1 (de) | 1986-02-26 | 1987-02-17 | Halbleiterspeicheranordnung. |
| US07/020,192 US4792927A (en) | 1986-02-26 | 1987-02-26 | Semiconductor memory device with bit line sense amplifiers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041281A JPS62200596A (ja) | 1986-02-26 | 1986-02-26 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62200596A JPS62200596A (ja) | 1987-09-04 |
| JPH0318271B2 true JPH0318271B2 (ja) | 1991-03-12 |
Family
ID=12604062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61041281A Granted JPS62200596A (ja) | 1986-02-26 | 1986-02-26 | 半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4792927A (ja) |
| EP (1) | EP0239225B1 (ja) |
| JP (1) | JPS62200596A (ja) |
| DE (1) | DE3771243D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132930A (en) * | 1986-07-31 | 1992-07-21 | Mitsubishi Denki Kabushiki Kaisha | CMOS dynamic memory device having multiple flip-flop circuits selectively coupled to form sense amplifiers specific to neighboring data bit lines |
| US5189639A (en) * | 1987-11-26 | 1993-02-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having bit lines capable of partial operation |
| JP2681285B2 (ja) * | 1988-09-19 | 1997-11-26 | 富士通株式会社 | 半導体記憶装置 |
| US4991142A (en) * | 1989-07-20 | 1991-02-05 | Samsung Semiconductor Inc. | Dynamic random access memory with improved sensing and refreshing |
| US5034636A (en) * | 1990-06-04 | 1991-07-23 | Motorola, Inc. | Sense amplifier with an integral logic function |
| JPH0492287A (ja) * | 1990-08-08 | 1992-03-25 | Internatl Business Mach Corp <Ibm> | ダイナミック・ランダム・アクセス・メモリ |
| KR0121777B1 (ko) * | 1994-05-23 | 1997-12-05 | 김영환 | 고속 동작용 감지 증폭기 |
| KR0166046B1 (ko) * | 1995-10-06 | 1999-02-01 | 김주용 | 계층적 비트라인 구조를 갖는 반도체 메모리 장치 |
| US5796671A (en) * | 1996-03-01 | 1998-08-18 | Wahlstrom; Sven E. | Dynamic random access memory |
| KR100441871B1 (ko) * | 1996-11-13 | 2004-10-08 | 주식회사 하이닉스반도체 | 컬럼리페어장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2647394C2 (de) * | 1976-10-20 | 1978-11-16 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | MOS-Halbleiterspeicherbaustein |
| US4598387A (en) * | 1983-09-29 | 1986-07-01 | Advanced Micro Devices, Inc. | Capacitive memory signal doubler cell |
| JPS6085492A (ja) * | 1983-10-17 | 1985-05-14 | Hitachi Ltd | ダイナミツクメモリ装置 |
| US4584672A (en) * | 1984-02-22 | 1986-04-22 | Intel Corporation | CMOS dynamic random-access memory with active cycle one half power supply potential bit line precharge |
| JPH101093A (ja) * | 1996-06-13 | 1998-01-06 | Shikoku Dock Kk | 船舶等海洋構造物の進水装置 |
-
1986
- 1986-02-26 JP JP61041281A patent/JPS62200596A/ja active Granted
-
1987
- 1987-02-17 DE DE8787301357T patent/DE3771243D1/de not_active Expired - Lifetime
- 1987-02-17 EP EP87301357A patent/EP0239225B1/en not_active Expired - Lifetime
- 1987-02-26 US US07/020,192 patent/US4792927A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4792927A (en) | 1988-12-20 |
| EP0239225A2 (en) | 1987-09-30 |
| JPS62200596A (ja) | 1987-09-04 |
| EP0239225A3 (en) | 1989-07-05 |
| DE3771243D1 (de) | 1991-08-14 |
| EP0239225B1 (en) | 1991-07-10 |
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| US7142465B2 (en) | Semiconductor memory | |
| JPH06309872A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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