JPS6131554B2 - - Google Patents
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- JPS6131554B2 JPS6131554B2 JP55151935A JP15193580A JPS6131554B2 JP S6131554 B2 JPS6131554 B2 JP S6131554B2 JP 55151935 A JP55151935 A JP 55151935A JP 15193580 A JP15193580 A JP 15193580A JP S6131554 B2 JPS6131554 B2 JP S6131554B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体記憶装置に係り、特にダイナミ
ツクRAMやスタテツクRAMの如きMOSトランジ
スタメモリに関する。
ツクRAMやスタテツクRAMの如きMOSトランジ
スタメモリに関する。
複数のワード線とビツト線との間にそれぞれ転
送用トランジスタを介してマトリクス状に配設さ
れた複数のメモリセルと、前記ワード線を選択す
るように配設されたデコーダとを具備してなる
MOSトランジスタメモリにおいては、一般的に
メモリセルの読み出しあるいは書き込み動作速度
は主にワード線の信号伝達時間に依存することが
知られている。従来よりメモリセルの読み出しあ
るいは書き込み動作速度を上げるために、例えば
ワード線の抵抗値を低くすることによりワード線
のRC時定数を小さくしてワード線の信号伝達遅
延時間を小さくし、以つて読み出しあるいは書き
込み動作速度を上げる方法が一般的に用いられて
いた。この場合ワード線の抵抗値を小さくするた
めに例えばワード線に用いられる金属材料の厚さ
を増してその低抗値を小さくしたり、又は抵抗値
の低いアルミニウム配線を併用したりする方法が
用いられていた。しかしながらこれらの方法を用
いることはメモリセル素子構造やその素子の製造
方法に制限を加えることとなるため、メモリセル
の単純化あるいは微細化には大きな障害となつて
いた。
送用トランジスタを介してマトリクス状に配設さ
れた複数のメモリセルと、前記ワード線を選択す
るように配設されたデコーダとを具備してなる
MOSトランジスタメモリにおいては、一般的に
メモリセルの読み出しあるいは書き込み動作速度
は主にワード線の信号伝達時間に依存することが
知られている。従来よりメモリセルの読み出しあ
るいは書き込み動作速度を上げるために、例えば
ワード線の抵抗値を低くすることによりワード線
のRC時定数を小さくしてワード線の信号伝達遅
延時間を小さくし、以つて読み出しあるいは書き
込み動作速度を上げる方法が一般的に用いられて
いた。この場合ワード線の抵抗値を小さくするた
めに例えばワード線に用いられる金属材料の厚さ
を増してその低抗値を小さくしたり、又は抵抗値
の低いアルミニウム配線を併用したりする方法が
用いられていた。しかしながらこれらの方法を用
いることはメモリセル素子構造やその素子の製造
方法に制限を加えることとなるため、メモリセル
の単純化あるいは微細化には大きな障害となつて
いた。
本発明は上記の事情に鑑てなされたものであ
り、その発明の目的とするところはメモリセルの
読み出しあるいは書き込み動作速度を高めると共
に、メモリセル内の記憶内容の耐雑音性を高める
ことができる半導体記憶装置を提供するにある。
り、その発明の目的とするところはメモリセルの
読み出しあるいは書き込み動作速度を高めると共
に、メモリセル内の記憶内容の耐雑音性を高める
ことができる半導体記憶装置を提供するにある。
本発明によれば複数のワード線とビツト線との
間にそれぞれ転送用トランジスタを介してマトリ
クス状に配設された複数のメモリセルと、前記ワ
ード線を選択するように配設されたデコーダとを
具備してなる半導体記憶装置において、前記デコ
ーダによりワード線が選択される際に、予めその
ワード線の電位をその絶対値が前記転送用トラン
ジスタのしきい値電圧の絶対値より小さい範囲内
で昇圧させる手段を設け、さらに前記デコーダに
よりワード線が選択されてその読み出しあるいは
書き込み動作が終了した後に、そのワード線の電
位を基準電位（アース電位）又はその近傍の電位
に低下させる手段を設けてなる半導体記憶装置が
得られる。
間にそれぞれ転送用トランジスタを介してマトリ
クス状に配設された複数のメモリセルと、前記ワ
ード線を選択するように配設されたデコーダとを
具備してなる半導体記憶装置において、前記デコ
ーダによりワード線が選択される際に、予めその
ワード線の電位をその絶対値が前記転送用トラン
ジスタのしきい値電圧の絶対値より小さい範囲内
で昇圧させる手段を設け、さらに前記デコーダに
よりワード線が選択されてその読み出しあるいは
書き込み動作が終了した後に、そのワード線の電
位を基準電位（アース電位）又はその近傍の電位
に低下させる手段を設けてなる半導体記憶装置が
得られる。
さらに本発明によれば前記の半導体記憶装置に
おいて、前記ワード線の電位を予め昇圧させる手
段および前記ワード線の電位を基準電位（アース
電位）又はその近傍の電位に低下させる手段には
それぞれアドレストランジエントデテクタの出力
信号が用いられるようになされてなる半導体記憶
装置が得られる。
おいて、前記ワード線の電位を予め昇圧させる手
段および前記ワード線の電位を基準電位（アース
電位）又はその近傍の電位に低下させる手段には
それぞれアドレストランジエントデテクタの出力
信号が用いられるようになされてなる半導体記憶
装置が得られる。
本発明は上記のように構成されているので、ワ
ード線電位の絶対値が転送用トランジスタのしき
い値電圧の絶対値より小さい範囲でワード線が選
択される前に昇圧されることとなる。従つてワー
ド線が選択される時にはそのワード線電位が前記
の昇圧された電位より僅かに大きくなるだけで転
送用トランジスタのゲートしきい値電圧を越えて
メモリセルの内容をビツト線に転送させるかある
いはビツト線上の信号内容をメモリセル中に転送
させることにより読み出し動作速度あるいは書き
込み動作速度を上げることができる。さらに本発
明においてはワード線の選択より前にワード線電
位を昇圧させるための手段およびそのワード線の
読み出しあるいは書き込み動作終了後にワード線
の電位を略基準電位（アース電位）に低下させる
手段としてアドレストランジエントデテクタの出
力信号を用いることにより、アドレス変化のない
非活動時にはワード線電位の絶対値を基準電位
（アース電位）又はその近傍の電位に低下させる
ようにし、これにより転送用トランジスタを通じ
て起り易い記憶内容の変化を防ぎ記憶内容の耐雑
音性を高めることができる。
ード線電位の絶対値が転送用トランジスタのしき
い値電圧の絶対値より小さい範囲でワード線が選
択される前に昇圧されることとなる。従つてワー
ド線が選択される時にはそのワード線電位が前記
の昇圧された電位より僅かに大きくなるだけで転
送用トランジスタのゲートしきい値電圧を越えて
メモリセルの内容をビツト線に転送させるかある
いはビツト線上の信号内容をメモリセル中に転送
させることにより読み出し動作速度あるいは書き
込み動作速度を上げることができる。さらに本発
明においてはワード線の選択より前にワード線電
位を昇圧させるための手段およびそのワード線の
読み出しあるいは書き込み動作終了後にワード線
の電位を略基準電位（アース電位）に低下させる
手段としてアドレストランジエントデテクタの出
力信号を用いることにより、アドレス変化のない
非活動時にはワード線電位の絶対値を基準電位
（アース電位）又はその近傍の電位に低下させる
ようにし、これにより転送用トランジスタを通じ
て起り易い記憶内容の変化を防ぎ記憶内容の耐雑
音性を高めることができる。
次に上記本発明における基本原理について詳説
する。以下の説明ではＮチヤネルMOSトランジ
スタについて述べるが、ＰチヤネルMOSトラン
ジスタについても同様に考えることができる。さ
らに以下の説明ではメモリセルの読み出し動作に
ついて述べるが、書き込み動作についても同様に
説明することができる。
する。以下の説明ではＮチヤネルMOSトランジ
スタについて述べるが、ＰチヤネルMOSトラン
ジスタについても同様に考えることができる。さ
らに以下の説明ではメモリセルの読み出し動作に
ついて述べるが、書き込み動作についても同様に
説明することができる。
第１図に図示されたものは、アドレストランジ
エントデテクタの出力信号によりワード線に転送
用トランジスタのしきい値電圧ＶTより小さい電
圧ＶSを加えておき、ワード線にデコーダから階
段状にＨレベル電圧ＶDDが加えられた時点からそ
のワード線上に接続されたある１つのメモリセル
の転送用トランジスタのゲートに加えられる電圧
の時間変化を示している。このゲート電圧Ｖ(t)
は Ｖ(t)＝−（ＶDD−ＶS）ｅ−ｔ／ＡρＣ＋ＶDD …(1) で与えられる。ここでＣはワード線の電気容量、
ρはワード線の膜抵抗、Ａは注目しているメモリ
セルの行デコーダ出力部からの距離およびワード
線の形状で決まる定数である。
エントデテクタの出力信号によりワード線に転送
用トランジスタのしきい値電圧ＶTより小さい電
圧ＶSを加えておき、ワード線にデコーダから階
段状にＨレベル電圧ＶDDが加えられた時点からそ
のワード線上に接続されたある１つのメモリセル
の転送用トランジスタのゲートに加えられる電圧
の時間変化を示している。このゲート電圧Ｖ(t)
は Ｖ(t)＝−（ＶDD−ＶS）ｅ−ｔ／ＡρＣ＋ＶDD …(1) で与えられる。ここでＣはワード線の電気容量、
ρはワード線の膜抵抗、Ａは注目しているメモリ
セルの行デコーダ出力部からの距離およびワード
線の形状で決まる定数である。
転送用トランジスタのしきい値電圧をＶTとす
ると行デコーダ出力部からワード線に階段状にＨ
レベル電圧ＶDDが印加された時点からメモリセル
の内容がビツト線に転送され始めるまでの時間Δ
ｔは次のようになる。
ると行デコーダ出力部からワード線に階段状にＨ
レベル電圧ＶDDが印加された時点からメモリセル
の内容がビツト線に転送され始めるまでの時間Δ
ｔは次のようになる。
Δｔ＝ＡρCln（１＋ＶＴ−ＶＳ／ＶＤＤ−ＶＴ）…(
2) この転送開始までの時間Δｔとアドレストラン
ジエントデテクタの出力信号により与えられるワ
ード線の初期電圧ＶSとの関係は第２図のように
なる。第２図から明らかなようにＶSをＶTに近づ
けることによりΔｔを小さくすることができる。
2) この転送開始までの時間Δｔとアドレストラン
ジエントデテクタの出力信号により与えられるワ
ード線の初期電圧ＶSとの関係は第２図のように
なる。第２図から明らかなようにＶSをＶTに近づ
けることによりΔｔを小さくすることができる。
一方アドレス変化のない非活動状態ではアドレ
ストランジエントデテクタは非動作状態となり、
転送用トランジスタのゲートに加えられる電圧Ｖ
(t)は Ｖ(t)＝０ …(3) となる。このため動作時にはＶT−ＶSであつたワ
ード線の雑音余裕が、この場合には ＶT（＞ＶT−ＶS）に大きく改善される。
ストランジエントデテクタは非動作状態となり、
転送用トランジスタのゲートに加えられる電圧Ｖ
(t)は Ｖ(t)＝０ …(3) となる。このため動作時にはＶT−ＶSであつたワ
ード線の雑音余裕が、この場合には ＶT（＞ＶT−ＶS）に大きく改善される。
以上の如く本発明によれば読み出し動作速度
（あるいは書き込み動作速度）を上げることがで
きるとともに、アドレス変化がない非活動時には
記憶内容の耐雑音性を高めることができるもので
あること明らかである。
（あるいは書き込み動作速度）を上げることがで
きるとともに、アドレス変化がない非活動時には
記憶内容の耐雑音性を高めることができるもので
あること明らかである。
次に本発明の一実施例を添付図面を参照して詳
細に説明する。
細に説明する。
第３図は本発明をダイナミツクRAMに適用し
た一実施例の概略回路図を示す。第３図において
複数のワード線１とビツト線２（第３図において
はそれぞれ１本だけを表示している）との間に転
送用トランジスタTmを介してマトリクス状に配
設された複数のメモリセル３（第３図には１個だ
け表示）が設けられている。ワード線１には任意
のワード線を選択するように配設された行デコー
ダ４が接続されている。行デコーダ４によりワー
ド線１が選択される際にそのワード線１の電位を
その絶対値が転送用トランジスタTmのしきい値
電圧ＶTの絶対値より小さい範囲内で予め初期電
圧ＶSに昇圧させ、且つそのワード線１の読み出
しあるいは書き込み動作が終了した後にワード線
１の電位を略基準電位（アース電位）に低下させ
るための手段として例えばワード線１にトランジ
スタT1，T2，T3とアドレストランジエントデテ
クタ５とが後記の如く配設されている。即ち、ト
ランジスタT1，T2はアドレスが変化することに
よりＨとなるアドレストランジエントデテクタ５
の第１出力信号φ１により制御されてワード線１
を初期電圧ＶSに昇圧するように、電源ＶDDと基
準電位（アース電位）との間に直列に接続され且
つその接続点がワード線１と接続されており、さ
らにT1，T2の各ゲートにはアドレストランジエ
ントデテクタ５の第１出力信号φ１が入力するよ
うになされている。またトランジスタT3はワー
ド線１と基準電位（アース電位）との間に接続さ
れ、そのゲートにはアドレストランジエントデテ
クタ５の第１出力信号φ１がＨとなるとともにＬ
となりメモリセルの読み出しあるいは書き込み動
作が終了した時にＨとなつて静止する第２出力信
号φ２が入力され、ワード線１のＶSおよび読み
出しあるいは書き込み動作電位を保ち且つワード
線１の読み出しあるいは書き込み動作が終了した
後にワード線１の電位を略基準電位（アース電
位）に低下させるようになされている。転送用ト
ランジスタTmとコンデンサCmとはダイナミツ
クメモリセル３を構成し、トランジスタT4はワ
ード線１が非選択のときワード線１の電位がアド
レストランジエントデテクタ５の出力信号のみに
よつて制御されるようになされたスイツチングト
ランジスタであり、トランジスタT5はブートス
トラツプ用コンデンサC1を通してT4のゲートに
ブートストラツプ電圧を加える働きをするトラン
ジスタである。
た一実施例の概略回路図を示す。第３図において
複数のワード線１とビツト線２（第３図において
はそれぞれ１本だけを表示している）との間に転
送用トランジスタTmを介してマトリクス状に配
設された複数のメモリセル３（第３図には１個だ
け表示）が設けられている。ワード線１には任意
のワード線を選択するように配設された行デコー
ダ４が接続されている。行デコーダ４によりワー
ド線１が選択される際にそのワード線１の電位を
その絶対値が転送用トランジスタTmのしきい値
電圧ＶTの絶対値より小さい範囲内で予め初期電
圧ＶSに昇圧させ、且つそのワード線１の読み出
しあるいは書き込み動作が終了した後にワード線
１の電位を略基準電位（アース電位）に低下させ
るための手段として例えばワード線１にトランジ
スタT1，T2，T3とアドレストランジエントデテ
クタ５とが後記の如く配設されている。即ち、ト
ランジスタT1，T2はアドレスが変化することに
よりＨとなるアドレストランジエントデテクタ５
の第１出力信号φ１により制御されてワード線１
を初期電圧ＶSに昇圧するように、電源ＶDDと基
準電位（アース電位）との間に直列に接続され且
つその接続点がワード線１と接続されており、さ
らにT1，T2の各ゲートにはアドレストランジエ
ントデテクタ５の第１出力信号φ１が入力するよ
うになされている。またトランジスタT3はワー
ド線１と基準電位（アース電位）との間に接続さ
れ、そのゲートにはアドレストランジエントデテ
クタ５の第１出力信号φ１がＨとなるとともにＬ
となりメモリセルの読み出しあるいは書き込み動
作が終了した時にＨとなつて静止する第２出力信
号φ２が入力され、ワード線１のＶSおよび読み
出しあるいは書き込み動作電位を保ち且つワード
線１の読み出しあるいは書き込み動作が終了した
後にワード線１の電位を略基準電位（アース電
位）に低下させるようになされている。転送用ト
ランジスタTmとコンデンサCmとはダイナミツ
クメモリセル３を構成し、トランジスタT4はワ
ード線１が非選択のときワード線１の電位がアド
レストランジエントデテクタ５の出力信号のみに
よつて制御されるようになされたスイツチングト
ランジスタであり、トランジスタT5はブートス
トラツプ用コンデンサC1を通してT4のゲートに
ブートストラツプ電圧を加える働きをするトラン
ジスタである。
次に第３図図示の本発明の一実施例の作動につ
いて説明する。第３図においてアドレス指令によ
り複数のワード線の中から任意のワード線例えば
ワード線１を選択するものとする。アドレス指令
により行デコーダ４が作動する前にアドレストラ
ンジエントデテクタ５が作動し、その第１出力信
号φ１が第４図図示の如きＨのパルス波形として
出力され、このφ１がトランジスタT1，T2の各
ゲートに入力してT1，T2をオンとする。一方第
４図図示の如くアドレストランジエントデテクタ
５の第２出力信号φ２はφ１がＨとなると同時に
Ｌとなるようになされているので、トランジスタ
T3はオフとなる。T1，T2がそれぞれオンとなり
T3がオフとなるのでワード線１の電位は初期電
圧ＶSに昇圧される。この状態でφ１がＬになつ
た後に行デコーダ４の作動によりワード線１が選
択され、ワード線１に接続されているトランジス
タT4の端子電圧φ３が0VからＶDDに上昇する。
これにより転送用トランジスタＴnのゲート電圧
が第１図図示の如く変化してＴnがオンとなり、
ビツト線２を介してメモリセル３の読み出し又は
書き込みが行なわれる。この場合ワード線１の電
位がワード線１が選択される前に予めＶSに昇圧
されているので前記の如く転送開始までの時間Δ
ｔが小さくなり、メモリセル３の読み出しあるい
は書き込み動作速度を高めることができる。
いて説明する。第３図においてアドレス指令によ
り複数のワード線の中から任意のワード線例えば
ワード線１を選択するものとする。アドレス指令
により行デコーダ４が作動する前にアドレストラ
ンジエントデテクタ５が作動し、その第１出力信
号φ１が第４図図示の如きＨのパルス波形として
出力され、このφ１がトランジスタT1，T2の各
ゲートに入力してT1，T2をオンとする。一方第
４図図示の如くアドレストランジエントデテクタ
５の第２出力信号φ２はφ１がＨとなると同時に
Ｌとなるようになされているので、トランジスタ
T3はオフとなる。T1，T2がそれぞれオンとなり
T3がオフとなるのでワード線１の電位は初期電
圧ＶSに昇圧される。この状態でφ１がＬになつ
た後に行デコーダ４の作動によりワード線１が選
択され、ワード線１に接続されているトランジス
タT4の端子電圧φ３が0VからＶDDに上昇する。
これにより転送用トランジスタＴnのゲート電圧
が第１図図示の如く変化してＴnがオンとなり、
ビツト線２を介してメモリセル３の読み出し又は
書き込みが行なわれる。この場合ワード線１の電
位がワード線１が選択される前に予めＶSに昇圧
されているので前記の如く転送開始までの時間Δ
ｔが小さくなり、メモリセル３の読み出しあるい
は書き込み動作速度を高めることができる。
メモリセル３の読み出しあるいは書き込み動作
が終了するとφ３は第４図図示の如くＶDDから
0Vとなり、φ２は0VからＶDD即ちＬからＨとな
つて静止する。φ２がＨとなるとT3がオンとな
る。これによりアドレス変化のない時はワード線
１の電位はT3を通じて略基準電位（アース電
位）に低下される。従つてメモリセル３の記憶内
容の耐雑音性は前記の理由により高められる。
が終了するとφ３は第４図図示の如くＶDDから
0Vとなり、φ２は0VからＶDD即ちＬからＨとな
つて静止する。φ２がＨとなるとT3がオンとな
る。これによりアドレス変化のない時はワード線
１の電位はT3を通じて略基準電位（アース電
位）に低下される。従つてメモリセル３の記憶内
容の耐雑音性は前記の理由により高められる。
以上は本発明をダイナミツクRAMに適用した
一実施例について説明したが、本発明はこれに限
定されるものではない。第５図は本発明をスタテ
ツクRAMに適用した一実施例を示す。第５図に
おいてワード線２１，ビツト線２２，２２，メモ
リセル２３、行デコーダ２４およびアドレストラ
ンジエントデテクタ２５の構成については第３図
におけるものと略同一構成であるからその説明を
省略する。ワード線２１に接続されているトラン
ジスタT1′，T2′はアドレスが変化することにより
Ｈとなるアドレストランジエントデテクタ２５の
第１出力信号φ1′によりワード線２１の電位ＶW
を初期電圧ＶSに昇圧し、トランジスタT3′はφ
1′がＨとなるとともにＬとなり、メモリセル２３
の読み出しあるいは書き込み動作が終了した後に
Ｈとなつて静止するデテクタ２５の第２出力信号
2′によりワード線２１の電位の初期電圧ＶSお
よび読み出しあるいは書き込み動作電位ＶDDを保
ち、これらの動作が終了した後はワード線２１の
電位を略基準電位（アース電位）に低下させるよ
うになされていることは第３図における実施例の
場合と同一である。トランジスタTm1〜Tm6はス
テタツクメモリセルを構成し、この中でTm5とそ
れぞれのビツト線２２と２２に接続されそれぞれ
のゲートがワード線２１に接続されて転送用トラ
ンジスタを構成している。行デコーダ２４とワー
ド線２１との間に配設されているトランジスタ
T5′〜T9′はバツフア用２段インバータ回路を構成
し、コンデンサC1′，C2′はそれぞれブートストラ
ツプ用コンデンサであり、さらにトランジスタ
T4′びはワード線２１が非選択のときバツフア回
路出力とワード線２１との間を遮断するスイツチ
ングトランジスタの機能を有するようになされて
いる。第５図に示す一実施例は以上の如く構成さ
れているが、その作動は第３図の一実施例につい
て説明したものと略同一であるからその説明を省
略する。なお第６図は第５図における一実施例の
各パルス波形の時間変化を示すタイミングチヤー
トである。
一実施例について説明したが、本発明はこれに限
定されるものではない。第５図は本発明をスタテ
ツクRAMに適用した一実施例を示す。第５図に
おいてワード線２１，ビツト線２２，２２，メモ
リセル２３、行デコーダ２４およびアドレストラ
ンジエントデテクタ２５の構成については第３図
におけるものと略同一構成であるからその説明を
省略する。ワード線２１に接続されているトラン
ジスタT1′，T2′はアドレスが変化することにより
Ｈとなるアドレストランジエントデテクタ２５の
第１出力信号φ1′によりワード線２１の電位ＶW
を初期電圧ＶSに昇圧し、トランジスタT3′はφ
1′がＨとなるとともにＬとなり、メモリセル２３
の読み出しあるいは書き込み動作が終了した後に
Ｈとなつて静止するデテクタ２５の第２出力信号
2′によりワード線２１の電位の初期電圧ＶSお
よび読み出しあるいは書き込み動作電位ＶDDを保
ち、これらの動作が終了した後はワード線２１の
電位を略基準電位（アース電位）に低下させるよ
うになされていることは第３図における実施例の
場合と同一である。トランジスタTm1〜Tm6はス
テタツクメモリセルを構成し、この中でTm5とそ
れぞれのビツト線２２と２２に接続されそれぞれ
のゲートがワード線２１に接続されて転送用トラ
ンジスタを構成している。行デコーダ２４とワー
ド線２１との間に配設されているトランジスタ
T5′〜T9′はバツフア用２段インバータ回路を構成
し、コンデンサC1′，C2′はそれぞれブートストラ
ツプ用コンデンサであり、さらにトランジスタ
T4′びはワード線２１が非選択のときバツフア回
路出力とワード線２１との間を遮断するスイツチ
ングトランジスタの機能を有するようになされて
いる。第５図に示す一実施例は以上の如く構成さ
れているが、その作動は第３図の一実施例につい
て説明したものと略同一であるからその説明を省
略する。なお第６図は第５図における一実施例の
各パルス波形の時間変化を示すタイミングチヤー
トである。
次に本発明を適用したRAMと従来のRAMとの
比較実験結果を示す。この実験においては電源Ｖ
DD＝5V、初期電圧ＶS＝0.8V、エンハンスメント
形トランジスタのしきい値電圧を1VとするＮチ
ヤンネルMOSトランジスタよりなるRAMを用い
て行なつた。本発明を適用したダイナミツク
RAMおよびステタツクRAMのアクセスタイムは
それぞれ200nsおよび140nsであるに対し、従来
のものはそれぞれ260nsおよび190nsであつた。
また書き込み時間では本発明を適用したダイナミ
ツクRAMおよびスタテツクRAMはそれぞれ従来
のRAMより30nsおよび20ns速くなつた。また記
憶内容の耐雑音性を比較するために104V／ｍの
高周波高電界雰囲気中での記憶内容の誤り率を測
定したところ、本発明を適用したRAMはその誤
り率が従来のRAMの74％〜98％であつた。
比較実験結果を示す。この実験においては電源Ｖ
DD＝5V、初期電圧ＶS＝0.8V、エンハンスメント
形トランジスタのしきい値電圧を1VとするＮチ
ヤンネルMOSトランジスタよりなるRAMを用い
て行なつた。本発明を適用したダイナミツク
RAMおよびステタツクRAMのアクセスタイムは
それぞれ200nsおよび140nsであるに対し、従来
のものはそれぞれ260nsおよび190nsであつた。
また書き込み時間では本発明を適用したダイナミ
ツクRAMおよびスタテツクRAMはそれぞれ従来
のRAMより30nsおよび20ns速くなつた。また記
憶内容の耐雑音性を比較するために104V／ｍの
高周波高電界雰囲気中での記憶内容の誤り率を測
定したところ、本発明を適用したRAMはその誤
り率が従来のRAMの74％〜98％であつた。
以上の説明から明らかな如く、本発明によれば
例えばアドレストランジエントデテクタの出力信
号を用いてワード線電位を転送用トランジスタの
しきい値電圧より小さい範囲でワード線が選択さ
れる前に昇圧しておくことにより、読み出しある
いは書き込みに要する時間を短くして動作速度を
高めることができると共に、アドレス変化のない
非活動時にはワード線電位を基準電位（アース電
位）又はそれに近い電位に低下させることにより
記憶内容の耐雑音性を高めることができるもので
ある。
例えばアドレストランジエントデテクタの出力信
号を用いてワード線電位を転送用トランジスタの
しきい値電圧より小さい範囲でワード線が選択さ
れる前に昇圧しておくことにより、読み出しある
いは書き込みに要する時間を短くして動作速度を
高めることができると共に、アドレス変化のない
非活動時にはワード線電位を基準電位（アース電
位）又はそれに近い電位に低下させることにより
記憶内容の耐雑音性を高めることができるもので
ある。
なお前記各実施例においてはワード線の選択に
際し、ワード線の電位を予め昇圧させる手段およ
びワード線が選択されて読み出しあるいは書き込
み動作が行なわれた後にそのワード線の電位を略
基準電位（アース電位）に低下させる手段として
アドレストランジエントデテクタの出力信号を用
いるものについて説明したが、本発明はこれに限
定されるものではなく種々の変形，変更を加え得
るものであり、例えばアドレストランジエントデ
テクタの出力信号の代りにこれと実質的に同一の
機能を有する他の出力信号を用いてもよく、また
ワード線の電位を制御するために配設されたトラ
ンジスタT1〜T3（T1′〜T3′）およびこれらのト
ランジスタを制御する出力信号φ１および２
（φ1′および2′）の代りにこれらのものと実質的
に同一機能を有する他の回路構成を用い得ること
勿論である。
際し、ワード線の電位を予め昇圧させる手段およ
びワード線が選択されて読み出しあるいは書き込
み動作が行なわれた後にそのワード線の電位を略
基準電位（アース電位）に低下させる手段として
アドレストランジエントデテクタの出力信号を用
いるものについて説明したが、本発明はこれに限
定されるものではなく種々の変形，変更を加え得
るものであり、例えばアドレストランジエントデ
テクタの出力信号の代りにこれと実質的に同一の
機能を有する他の出力信号を用いてもよく、また
ワード線の電位を制御するために配設されたトラ
ンジスタT1〜T3（T1′〜T3′）およびこれらのト
ランジスタを制御する出力信号φ１および２
（φ1′および2′）の代りにこれらのものと実質的
に同一機能を有する他の回路構成を用い得ること
勿論である。
第１図は本発明の一実施例におけるワード線電
圧の時間変化を示す図、第２図は本発明の一実施
例における転送開始までの時間Δｔと初期電圧Ｖ
Sとの関係を示す図、第３図は本発明をダイナミ
ツクRAMに適用した一実施例の概略回路図、第
４図は第３図の実施例における各パルス波形のタ
イミングチヤート、第５図は本発明をスタテツク
RAMに適用した一実施例の概略回路図、第６図
は第５図の実施例における各パルス波形のタイミ
ングチヤートである。 １，２１……ワード線、２，２２，２２……ビ
ツト線、３，２３……メモリセル、４，２４……
行デコーダ、５，２５……アドレストランジエン
トデテクタ、T1，T2，T1′，T2′……ワード線の
初期電圧設定用トランジスタ、T3，T3′……ワー
ド線の電位低下用トランジスタ、T4，T4′，T5…
…分離用トランジスタ、Tm〜Cm……ダイナミ
ツクメモリ素子、Tm1〜Tm6……スタテツクメモ
リ素子、T5′〜T9′……行デコーダ出力用バツフア
回路、C1，C1′，C2′……ブートストラツプ用コン
デンサ。
圧の時間変化を示す図、第２図は本発明の一実施
例における転送開始までの時間Δｔと初期電圧Ｖ
Sとの関係を示す図、第３図は本発明をダイナミ
ツクRAMに適用した一実施例の概略回路図、第
４図は第３図の実施例における各パルス波形のタ
イミングチヤート、第５図は本発明をスタテツク
RAMに適用した一実施例の概略回路図、第６図
は第５図の実施例における各パルス波形のタイミ
ングチヤートである。 １，２１……ワード線、２，２２，２２……ビ
ツト線、３，２３……メモリセル、４，２４……
行デコーダ、５，２５……アドレストランジエン
トデテクタ、T1，T2，T1′，T2′……ワード線の
初期電圧設定用トランジスタ、T3，T3′……ワー
ド線の電位低下用トランジスタ、T4，T4′，T5…
…分離用トランジスタ、Tm〜Cm……ダイナミ
ツクメモリ素子、Tm1〜Tm6……スタテツクメモ
リ素子、T5′〜T9′……行デコーダ出力用バツフア
回路、C1，C1′，C2′……ブートストラツプ用コン
デンサ。
Claims (1)
- 【特許請求の範囲】 １ 複数のワード線とビツト線との間にそれぞれ
転送用トランジスタを介してマトリクス状に配置
された複数のメモリセルと、 前記複数のワード線の中から任意のワード線を
選択するように配置された行デコーダと、 前記行デコーダによりワード線が選択される際
にそのワード線の電位をその絶対値が前記転送用
トランジスタのしきい値電圧の絶対値より小さい
範囲内で予め昇圧させる手段と、 前記行デコーダによりワード線が選択されてそ
の読み出しあるいは書き込み動作が終了した後に
そのワード線の電位を基準電位（アース電位）又
はその近傍の電位に低下させる手段と を具備してなることを特徴とする半導体記憶装
置。 ２ 前記特許請求の範囲第１項記載のものにおい
て、前記ワード線の電位を予め昇圧させる手段お
よび前記ワード線の電位を基準電位（アース電
位）又はその近傍の電位に低下させる手段にはそ
れぞれ、アドレストランジエントデテクタの出力
信号が用いられることを特徴とする前記特許請求
の範囲第１項記載の半導体記憶装置。 ３ 前記特許請求の範囲第１項および第２項記載
のものにおいて、前記アドレストランジエントデ
テクタの第１出力信号は電源（ＶDD）と基準電位
（アース電位）との間に直列に接続され且つその
接続点が前記ワード線と接続されてなる２個のト
ランジスタの各ゲートに入力されて前記ワード線
の選択時にそのワード線の電位を予め昇圧させる
ように作動し、前記アドレストランジエントデテ
クタの第２出力信号は前記ワード線と基準電位
（アース電位）との間に接続されたトランジスタ
のゲートに入力されて前記ワード線の読み出しあ
るいは書き込み動作が終了した後にそのワード線
の電位を略基準電位（アース電位）に低下させる
ように作動するようになされてなることを特徴と
する前記特許請求の範囲第１項および第２項記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55151935A JPS5778695A (en) | 1980-10-29 | 1980-10-29 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55151935A JPS5778695A (en) | 1980-10-29 | 1980-10-29 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5778695A JPS5778695A (en) | 1982-05-17 |
| JPS6131554B2 true JPS6131554B2 (ja) | 1986-07-21 |
Family
ID=15529411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55151935A Granted JPS5778695A (en) | 1980-10-29 | 1980-10-29 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5778695A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1214607B (it) * | 1985-05-14 | 1990-01-18 | Ates Componenti Elettron | Circuito di precarica per linee di riga di un sistema di memoria, in particolare a celle programmabili. |
| JPH07105144B2 (ja) * | 1985-05-20 | 1995-11-13 | 富士通株式会社 | 半導体記憶回路 |
| JPS62232795A (ja) * | 1986-04-02 | 1987-10-13 | Mitsubishi Electric Corp | Ｍｏｓ型メモリ回路 |
| KR940002859B1 (ko) * | 1991-03-14 | 1994-04-04 | 삼성전자 주식회사 | 반도체 메모리장치에서의 워드라인 구동회로 |
| JP5221323B2 (ja) * | 2008-12-25 | 2013-06-26 | 株式会社東芝 | 半導体記憶装置 |
-
1980
- 1980-10-29 JP JP55151935A patent/JPS5778695A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5778695A (en) | 1982-05-17 |
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