JPH0318355B2 - - Google Patents
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- JPH0318355B2 JPH0318355B2 JP62263827A JP26382787A JPH0318355B2 JP H0318355 B2 JPH0318355 B2 JP H0318355B2 JP 62263827 A JP62263827 A JP 62263827A JP 26382787 A JP26382787 A JP 26382787A JP H0318355 B2 JPH0318355 B2 JP H0318355B2
- Authority
- JP
- Japan
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- layer
- semiconductor
- electrode
- inversion
- electrodes
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/251—Lateral thyristors
Landscapes
- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はpnp又はnpn構造及びそれらの複合構
造を有する半導体集積回路に係り特に、MOS構
造特有の反転層による漏洩電流防止に好適な半導
体集積回路。
造を有する半導体集積回路に係り特に、MOS構
造特有の反転層による漏洩電流防止に好適な半導
体集積回路。
第３図は金属−絶縁層−半導体構成のいわゆる
MOS素子１０１の構造及び電圧印加による反転
層構成の様子を示している。
MOS素子１０１の構造及び電圧印加による反転
層構成の様子を示している。
同図ａにおいて、１はｎ型半導体層、２は
SiO2絶縁層、３ａ，３ｂはそれぞれ絶縁層２及
びｎ型半導体層１の底部に付けられた電極であ
る。絶縁層２側の電極３ａに、電極３ｂに対し負
（もし半導体層１がｐ型であれば正）の電圧を印
加すると第３図ｂに示すようにｎ型半導体層１中
の多数キヤリアである電子が電界４により電極３
ｂに引きつけられ絶縁層２とｎ型半導体層１との
境界部に正の固定電荷（ドナー）のみ残りいわゆ
る空乏層５が形成される。更に、電極３ａへの印
加電圧を負方向に強めると第３図ｃに示すように
空乏層５と絶縁層２との境界に正の電荷が誘起
し、導電性のｐ型反転層６が形成される。
SiO2絶縁層、３ａ，３ｂはそれぞれ絶縁層２及
びｎ型半導体層１の底部に付けられた電極であ
る。絶縁層２側の電極３ａに、電極３ｂに対し負
（もし半導体層１がｐ型であれば正）の電圧を印
加すると第３図ｂに示すようにｎ型半導体層１中
の多数キヤリアである電子が電界４により電極３
ｂに引きつけられ絶縁層２とｎ型半導体層１との
境界部に正の固定電荷（ドナー）のみ残りいわゆ
る空乏層５が形成される。更に、電極３ａへの印
加電圧を負方向に強めると第３図ｃに示すように
空乏層５と絶縁層２との境界に正の電荷が誘起
し、導電性のｐ型反転層６が形成される。
第４図は、ｎ型半導体層１の一主表面側にｐ型
導電層７ａ及び７ｂを形成し、ｐ型導電層７ａ，
７ｂ、絶縁層２上にそれぞれ設けられた電極３
ａ，３ｂ，３ｃよりなるMOSトランジスタ１０
２を示している。第４図ａに示すように、ｐ型導
電層７ａ（以下p1と略記）をｐ型導電層７ｂ（以下
p2と略記）に対し正の電圧を印加し、絶縁層２上
の電極３ｃを開放にするとp1層７ａからp2層７ｂ
に向う電界４ａによりｎ型半導体層１（以下nBと
略記）p2層７ｂの境界部に空乏層５ａが形成され
る。通常nB層１の濃度はp1層７ａ又はp2層７ｂの
濃度に比べ充分小さいので、空乏層５ａはnB層１
側に広がり、その中は正の固定電荷が存在する。
導電層７ａ及び７ｂを形成し、ｐ型導電層７ａ，
７ｂ、絶縁層２上にそれぞれ設けられた電極３
ａ，３ｂ，３ｃよりなるMOSトランジスタ１０
２を示している。第４図ａに示すように、ｐ型導
電層７ａ（以下p1と略記）をｐ型導電層７ｂ（以下
p2と略記）に対し正の電圧を印加し、絶縁層２上
の電極３ｃを開放にするとp1層７ａからp2層７ｂ
に向う電界４ａによりｎ型半導体層１（以下nBと
略記）p2層７ｂの境界部に空乏層５ａが形成され
る。通常nB層１の濃度はp1層７ａ又はp2層７ｂの
濃度に比べ充分小さいので、空乏層５ａはnB層１
側に広がり、その中は正の固定電荷が存在する。
この状態で第４図ｂに示すように電極３ｃにp2
層７ｂに対し負の電圧を印加すると、p1層７ａか
ら電極３ｃに向かう電界４ｂにより、第３図に示
したMOS素子１０１と同様の現象により空乏層
５ｂが形成され、電界４ｂの強度により反転層６
も形成される。
層７ｂに対し負の電圧を印加すると、p1層７ａか
ら電極３ｃに向かう電界４ｂにより、第３図に示
したMOS素子１０１と同様の現象により空乏層
５ｂが形成され、電界４ｂの強度により反転層６
も形成される。
反転層６はｐ型に反転しているため、p1層７ａ
−p2層７ｂ間には正電荷によるチヤネルが形成さ
れたことになり、またp1層７ａ−p2層７ｂ間に電
圧が印加されているので、p1層７ａ−p2層７ｂ間
には容易に漏洩電流が流れることになる。この電
流が電極３ｃの電位に大きく影響されることは容
易に推察される。
−p2層７ｂ間には正電荷によるチヤネルが形成さ
れたことになり、またp1層７ａ−p2層７ｂ間に電
圧が印加されているので、p1層７ａ−p2層７ｂ間
には容易に漏洩電流が流れることになる。この電
流が電極３ｃの電位に大きく影響されることは容
易に推察される。
さて、このMOSトランジスタ効果による漏洩
電流の増大がラテラル型のpnp素子にも起る現象
と、その代表的防衛策であるフイールドプレート
構造について、第５図を用いて説明する。
電流の増大がラテラル型のpnp素子にも起る現象
と、その代表的防衛策であるフイールドプレート
構造について、第５図を用いて説明する。
第５図ａは第４図のMOSトランジスタ１０２
において電極３ｃを取り除いた状態を示す。
において電極３ｃを取り除いた状態を示す。
実際の素子１０３では例えばSiO2より成る絶
縁層２中には例えばNaイオン等の電荷が存在し、
また絶縁層２上にも例えば表面保護用に用いた樹
脂などの表面付着物８が存在する。
縁層２中には例えばNaイオン等の電荷が存在し、
また絶縁層２上にも例えば表面保護用に用いた樹
脂などの表面付着物８が存在する。
いまp1層７ａ−p2層７ｂ間に正の電圧を印加す
ると電界４ａ以外に表面にも電界４ｃが生じ、こ
の電界４ｃにより絶縁層２及び表面付着物８中に
電荷の移動、いわゆる分極現象が起こる。この結
果p1層７ａ側に負の分極電荷９が発生し、あたか
も第４図ｂで示したMOSトランジスタ１０２の
絶縁層２上の電極３ｃに負の電圧を印加した時と
同じ状態を呈する。この結果、反転層６が形成さ
れた漏洩電流が増大することは前述の通りであ
る。
ると電界４ａ以外に表面にも電界４ｃが生じ、こ
の電界４ｃにより絶縁層２及び表面付着物８中に
電荷の移動、いわゆる分極現象が起こる。この結
果p1層７ａ側に負の分極電荷９が発生し、あたか
も第４図ｂで示したMOSトランジスタ１０２の
絶縁層２上の電極３ｃに負の電圧を印加した時と
同じ状態を呈する。この結果、反転層６が形成さ
れた漏洩電流が増大することは前述の通りであ
る。
本問題の対策の１つにフイールドプレート構造
がある。第５図ｂは同図ａにラテラル型pnp素子
１０３において正電圧が印加されるp1層７ａ上の
電極３ａの一部１０をフイールドプレート電極と
して広げ、p1層７ａ形成幅より大きい寸法にした
ものである。
がある。第５図ｂは同図ａにラテラル型pnp素子
１０３において正電圧が印加されるp1層７ａ上の
電極３ａの一部１０をフイールドプレート電極と
して広げ、p1層７ａ形成幅より大きい寸法にした
ものである。
本構造により電界４ｃはフイールドプレート電
極１０の端部１０ａ近傍より発するため、分極電
荷９も該端部近傍よりp2層７ｂ側に生じ、空乏層
５ｂもフイールドプレート端部１０ａ下の近傍よ
りp2層７ｂ側に形成され、結果としてp2層７ｂよ
り発する反転層６はp1層７ａに達する前に前述端
部下１０ｂでしや断されたことになる。
極１０の端部１０ａ近傍より発するため、分極電
荷９も該端部近傍よりp2層７ｂ側に生じ、空乏層
５ｂもフイールドプレート端部１０ａ下の近傍よ
りp2層７ｂ側に形成され、結果としてp2層７ｂよ
り発する反転層６はp1層７ａに達する前に前述端
部下１０ｂでしや断されたことになる。
フイールドプレート構造を利用したラテラル型
pnpn素子（いわゆるサイリスタ）の従来例を第
６図に示す。
pnpn素子（いわゆるサイリスタ）の従来例を第
６図に示す。
第６図は、誘電体絶縁分離又はpn接合分離法
等により相互に絶縁する島境界１３に囲まれたｎ
型半導体層１（以下nBと略記）中にｐ型導電層７
ｂ（以下pE層と略記）、７ａ（以下pB層と略記）を
形成し、更にpB層７ａ中にｎ型導電層１５（以下
nEと略記）を形成し、それぞれの導電層に絶縁層
２に設けた開孔を介して電極３ｂ，３ａ及び１４
を施してなるラテラル型pnpn素子１０４を示し
ている。尚、第６図ａでは、理解を容易にするた
め、絶縁層２は省略されており、二点鎖線で囲ま
れた部分は各電極と半導体層の接触領域を示して
いる。各電極３ａ，３ｂ，１４にはそれぞれフイ
ールドプレート電極１０が施してある。該電極１
０部分には斜線を付している。
等により相互に絶縁する島境界１３に囲まれたｎ
型半導体層１（以下nBと略記）中にｐ型導電層７
ｂ（以下pE層と略記）、７ａ（以下pB層と略記）を
形成し、更にpB層７ａ中にｎ型導電層１５（以下
nEと略記）を形成し、それぞれの導電層に絶縁層
２に設けた開孔を介して電極３ｂ，３ａ及び１４
を施してなるラテラル型pnpn素子１０４を示し
ている。尚、第６図ａでは、理解を容易にするた
め、絶縁層２は省略されており、二点鎖線で囲ま
れた部分は各電極と半導体層の接触領域を示して
いる。各電極３ａ，３ｂ，１４にはそれぞれフイ
ールドプレート電極１０が施してある。該電極１
０部分には斜線を付している。
同図ａにおいて、−切断線に沿つた断面を
みると、同図ｂに示すようにpB層７ａとpE層７ｂ
の間は第５図ｂに示した構造となつており、チヤ
ネル形成を防止できる構造であることがわかる。
みると、同図ｂに示すようにpB層７ａとpE層７ｂ
の間は第５図ｂに示した構造となつており、チヤ
ネル形成を防止できる構造であることがわかる。
ところが、pB層７ａとnE層１５間のいわゆるサ
イリスタのゲート−カソード間を含む−切断
線に沿つた断面をみると、同図ｃに示すように、
pB層７ａ上にはその構造上電極を形成することが
できず、フイールドプレートが存在しない露出部
１６が形成さえ、ｐ型導電層と電極の幅が等しい
第５図ａの断面構造と等価になつている。このた
め、この部分においてチヤネルが形成され、漏洩
電流がこのチヤネルを通して流れてしまう。
イリスタのゲート−カソード間を含む−切断
線に沿つた断面をみると、同図ｃに示すように、
pB層７ａ上にはその構造上電極を形成することが
できず、フイールドプレートが存在しない露出部
１６が形成さえ、ｐ型導電層と電極の幅が等しい
第５図ａの断面構造と等価になつている。このた
め、この部分においてチヤネルが形成され、漏洩
電流がこのチヤネルを通して流れてしまう。
以上のように、ラテラル型サイリスタにおいて
はゲート電極を設ける都合上、ゲート電極または
ゲート電極に隣接する側の主電極にはフイールド
プレートの形成できない個所が生じ、漏洩電流が
大きくなるという問題点が存在していた。
はゲート電極を設ける都合上、ゲート電極または
ゲート電極に隣接する側の主電極にはフイールド
プレートの形成できない個所が生じ、漏洩電流が
大きくなるという問題点が存在していた。
それゆえ、本発明の目的はチヤネル形成を防止
し、漏洩電流を減少させたラテラル型素子を有す
る半導体集積回路を提供することにある。
し、漏洩電流を減少させたラテラル型素子を有す
る半導体集積回路を提供することにある。
本発明の特徴とするところはチヤネルを受ける
導電層の近傍にフイールドプレートに代わる電極
及び高濃度領域を形成したことにある。
導電層の近傍にフイールドプレートに代わる電極
及び高濃度領域を形成したことにある。
本発明の特徴とするところは具体的に言えば、
島境界により他の半導体層から絶縁された一方導
電型の半導体層内にその表面に隣接して他方導電
型の第１及び第２の半導体領域が互いに分離して
設けられ、第の半導体領域内に表面から内部に延
びる一方導電型の第３の半導体領域が設けられ、
第１、第２及び第３の半導体領域には第１、第２
及び第３の電極が低抵抗接触し、これら電極は相
互に離れ半導体層表面上に絶縁層を介して配置さ
れかつ島境界を越えて延びていうものにおいて、
上記第１及び第３の電極のうちの一方側が上記絶
縁層上を上記島境界に向つて延在する反転防止電
極部分を持ち、上記半導体層の上記反転防止電極
部分端部に対応する個所から上記島境界に達する
上記半導体層より高不純物濃度を有する一方導電
型の高濃度領域を設け、上記半導体層表面上より
見たとき上記一方側の電極、上記反転防止電極部
分、上記高濃度領域及び上記島境界により上記第
１及び第３の電極のうち他方側を取囲むように構
成した点にある。
島境界により他の半導体層から絶縁された一方導
電型の半導体層内にその表面に隣接して他方導電
型の第１及び第２の半導体領域が互いに分離して
設けられ、第の半導体領域内に表面から内部に延
びる一方導電型の第３の半導体領域が設けられ、
第１、第２及び第３の半導体領域には第１、第２
及び第３の電極が低抵抗接触し、これら電極は相
互に離れ半導体層表面上に絶縁層を介して配置さ
れかつ島境界を越えて延びていうものにおいて、
上記第１及び第３の電極のうちの一方側が上記絶
縁層上を上記島境界に向つて延在する反転防止電
極部分を持ち、上記半導体層の上記反転防止電極
部分端部に対応する個所から上記島境界に達する
上記半導体層より高不純物濃度を有する一方導電
型の高濃度領域を設け、上記半導体層表面上より
見たとき上記一方側の電極、上記反転防止電極部
分、上記高濃度領域及び上記島境界により上記第
１及び第３の電極のうち他方側を取囲むように構
成した点にある。
かかる構成とすることにより、第２の半導体領
域側から空乏層及び／または反転層が延びて来た
とき、空乏層及び／または反転層は第１及び第３
の電極の一方側、反転防止電極部分、高濃度領域
及び島境界で延び止められ、空乏層及び／または
反転層が第１の半導体領域に達するおそれは除去
できる。
域側から空乏層及び／または反転層が延びて来た
とき、空乏層及び／または反転層は第１及び第３
の電極の一方側、反転防止電極部分、高濃度領域
及び島境界で延び止められ、空乏層及び／または
反転層が第１の半導体領域に達するおそれは除去
できる。
以下、本発明を実施例として示した図面により
詳細に説明する。
詳細に説明する。
第１図は、誘電体絶縁分離又はpn接合分離法
等により相互に絶縁する島境界１３により囲まれ
たｎ型半導体層１（以下nB層と称す）中にnB層表
面に隣接しかつ互いに離れたｐ型誘電層７ａ（以
下pB層と称す）及び７ｂ（以下pE層と称す）を形
成し、PB層７ａ中に表面から内部に延びるｎ型
誘電層１５（以下nE層と称す）を形成し、各導電
層７ａ，７ｂ及び１５には絶縁層２に設けた開孔
を介してゲート電極３ａ、アノード電極３ｂ及び
カソドー電極１４をオーミツク接触させてなるラ
テラル型pnpn素子を示している。１７はカソー
ド電極１４と一体に形成されそのゲート電極７ａ
側端部からアノード電極３ｂとゲート電極７ａと
の間の絶縁層２上を島境界１３に向つて延びる反
転防止電極部分、１８は半導体層１の反転防止電
極部分１７の島境界１３側端部に対応する個所か
ら島境界１３に達するように形成された半導体層
１より高不純物濃度を有するｎ型高濃度層（以下
n+層と称す）である。反転防止電極部分１７及
びn+層１８は、nB層１表面より見たとき、カソー
ド電極１４及び島境界１３と協同してゲート電極
３ａを取囲む構成となつている。換言すれば、反
転防止電極部分１７及びn+層１８は、pE層７ｂ側
からpB層７ａ側に延びて来る空乏層及び／または
反転層をpB層７ａに到達する前に阻止する構成と
なつている。
等により相互に絶縁する島境界１３により囲まれ
たｎ型半導体層１（以下nB層と称す）中にnB層表
面に隣接しかつ互いに離れたｐ型誘電層７ａ（以
下pB層と称す）及び７ｂ（以下pE層と称す）を形
成し、PB層７ａ中に表面から内部に延びるｎ型
誘電層１５（以下nE層と称す）を形成し、各導電
層７ａ，７ｂ及び１５には絶縁層２に設けた開孔
を介してゲート電極３ａ、アノード電極３ｂ及び
カソドー電極１４をオーミツク接触させてなるラ
テラル型pnpn素子を示している。１７はカソー
ド電極１４と一体に形成されそのゲート電極７ａ
側端部からアノード電極３ｂとゲート電極７ａと
の間の絶縁層２上を島境界１３に向つて延びる反
転防止電極部分、１８は半導体層１の反転防止電
極部分１７の島境界１３側端部に対応する個所か
ら島境界１３に達するように形成された半導体層
１より高不純物濃度を有するｎ型高濃度層（以下
n+層と称す）である。反転防止電極部分１７及
びn+層１８は、nB層１表面より見たとき、カソー
ド電極１４及び島境界１３と協同してゲート電極
３ａを取囲む構成となつている。換言すれば、反
転防止電極部分１７及びn+層１８は、pE層７ｂ側
からpB層７ａ側に延びて来る空乏層及び／または
反転層をpB層７ａに到達する前に阻止する構成と
なつている。
空乏層、反転層が、pE層７ｂ側からpB層７ａ側
に伸張することを阻止する。
に伸張することを阻止する。
第１図ｂにより、その阻止機構を説明する。
pE層７ｂに対してpB層７ａが正となる逆方向電
圧が印加された場合、この電圧によつて付着物８
内には分極が起り、ゲート電極３ａ側に負電極９
が引寄せられ、これに伴つて、反転層６が生ず
る。一方、反転層防止電極部分１７と島境界１３
との間の部分には、n+層１８が存在している。
このn+層１８は多量のエレクトロンを含んでい
る。第４図ｂにおいて説明したように、反転層６
内には正電荷が存在する。反転層６が、n+層１
８と接すると、n+層１８内のエレクトロンと、
反転層６の正電荷の間で中和作用が起り、この部
分で、反転層６の伸張は止まつてしまう。
圧が印加された場合、この電圧によつて付着物８
内には分極が起り、ゲート電極３ａ側に負電極９
が引寄せられ、これに伴つて、反転層６が生ず
る。一方、反転層防止電極部分１７と島境界１３
との間の部分には、n+層１８が存在している。
このn+層１８は多量のエレクトロンを含んでい
る。第４図ｂにおいて説明したように、反転層６
内には正電荷が存在する。反転層６が、n+層１
８と接すると、n+層１８内のエレクトロンと、
反転層６の正電荷の間で中和作用が起り、この部
分で、反転層６の伸張は止まつてしまう。
すなわち、n+層１８はチヤネルストツパとし
て働く。
て働く。
従つて、n+層１８は反転防止電極部分１７と
協同して、反転層６がpB層７ａとpE層７ｂを連結
することをしや断してしまう。
協同して、反転層６がpB層７ａとpE層７ｂを連結
することをしや断してしまう。
第２図は、本発明を適用したpnpn素子におけ
る逆方向漏洩電流の度数分布の結果例を示してい
る。斜線を施したグラフは従来例の結果であり、
本発明によれば逆方向漏洩電流が1/10000に低減
していることが理解されよう。
る逆方向漏洩電流の度数分布の結果例を示してい
る。斜線を施したグラフは従来例の結果であり、
本発明によれば逆方向漏洩電流が1/10000に低減
していることが理解されよう。
以上は本発明を一実施を例に採り説明したが、
本発明はこれに限定されることなく種々の変形、
例えば、反転防止電極部分をゲート電極と一体に
形成すること、pnpn素子以外に適用することが
可能である。
本発明はこれに限定されることなく種々の変形、
例えば、反転防止電極部分をゲート電極と一体に
形成すること、pnpn素子以外に適用することが
可能である。
本発明によれば、チヤネル形成を防止して漏洩
電流を減少させたラテラル型素子を有する半導体
集積回路を得ることができる。
電流を減少させたラテラル型素子を有する半導体
集積回路を得ることができる。
第１図は本発明を適用した半導体集積回路を示
しており、ａは平面図、ｂは−線に沿う断面
図、第２図は本発明と従来例によるpnpn素子に
おける逆方向漏洩電流の度数分布図、第３図は
MOS素子の原理を説明する断面図、第４図は
MOSトランジスタの原理を説明する断面図、第
５図はフイールドプレート電極を有するMOSト
ランジスタの原理を説明する断面図、第６図は従
来のpnpn素子を有する半導体集積回路を示す平
面図及び断面図である。 １……ｎ型半導体層、３ａ，３ｂ，１４……電
極、７ａ，７ｂ……ｐ型導電層、１３……島境
界、１７……反転防止電極部分、１８……ｎ型高
濃度層。
しており、ａは平面図、ｂは−線に沿う断面
図、第２図は本発明と従来例によるpnpn素子に
おける逆方向漏洩電流の度数分布図、第３図は
MOS素子の原理を説明する断面図、第４図は
MOSトランジスタの原理を説明する断面図、第
５図はフイールドプレート電極を有するMOSト
ランジスタの原理を説明する断面図、第６図は従
来のpnpn素子を有する半導体集積回路を示す平
面図及び断面図である。 １……ｎ型半導体層、３ａ，３ｂ，１４……電
極、７ａ，７ｂ……ｐ型導電層、１３……島境
界、１７……反転防止電極部分、１８……ｎ型高
濃度層。
Claims (1)
- 【特許請求の範囲】 １ 島境界により他の半導体層から絶縁された一
方導電型の半導体層内にその表面に隣接して他方
導電型の第１及び第２の半導体領域が互いに分離
して設けられ、第１の半導体領域内に表面から内
部に延びる一方導電型の第３の半導体領域が設け
られ、第１、第２及び第３の半導体領域には第
１、第２及び第３の電極が低抵抗接触し、これら
電極は相互に離れ半導体層表面上に絶縁層を介し
て配置されかつ島境界を越えて延びているものに
おいて、上記第１及び第３の電極のうちの一方側
が上記絶縁層上を上記島境界に向つて延在する反
転防止電極部分を持ち、上記半導体層の上記反転
防止電極部分端部に対応する個所から上記島境界
に達する上記半導体層より高不純物濃度を有する
一方導電型の高濃度領域を設け、上記半導体層表
面上より見たとき上記一方側の電極、上記反転防
止電極部分、上記高濃度領域及び上記島境界によ
り上記第１及び第３の電極のうちの他方側を取囲
んでいることを特徴とする半導体集積回路。 ２ 特許請求の範囲第１項において、上記島境界
が誘電体絶縁分離法で形成されていることを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62263827A JPS63146467A (ja) | 1987-10-21 | 1987-10-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62263827A JPS63146467A (ja) | 1987-10-21 | 1987-10-21 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55127993A Division JPS5753944A (en) | 1980-09-17 | 1980-09-17 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63146467A JPS63146467A (ja) | 1988-06-18 |
| JPH0318355B2 true JPH0318355B2 (ja) | 1991-03-12 |
Family
ID=17394777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62263827A Granted JPS63146467A (ja) | 1987-10-21 | 1987-10-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63146467A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8690816B2 (en) | 2007-08-02 | 2014-04-08 | Bioconnect Systems, Inc. | Implantable flow connector |
-
1987
- 1987-10-21 JP JP62263827A patent/JPS63146467A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8690816B2 (en) | 2007-08-02 | 2014-04-08 | Bioconnect Systems, Inc. | Implantable flow connector |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63146467A (ja) | 1988-06-18 |
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