JPH0325012B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置およびその製造法に関し、
とくに集積回路においてリフトオフ法を適用して
電極・下層配線を高歩留りで形成し、かつ多層配
線に適した平坦化を実現する半導体装置およびそ
の製造方法に関するものである。

〔従来の技術〕

化合物半導体基板上に電界効果トランジスタ
（FET）や集積回路を製作する場合において、基
板表面上への各種電極や下層配線の形成はリフト
オフ法が用いることが一般的である。SiLSIの製
造で汎用されているウエツト・エツチング法、す
なわち電極金属や下層配線金属を酸性ないし塩基
性の薬液でエツチングする方法を化合物半導体基
板に適用すると、薬液が基板と化学反応を起すと
いう問題が生じるためである。さらにSi超LSIと
同程度の微細加工が要求される点からもウエツ
ト・エツチング法は不適当である。微細化に対し
ては、薬液の代わりにガスプラズマで発生したイ
オンを用いる、いわゆるプラズマ・エツチング法
や、反応性イオン・エツチング法が考えられてい
るが、被エツチング材に対する化合物半導体基板
の選択性が低く、ウエツト・エツチング法と同じ
問題がある。加えて、プラズマ照射やイオン衝撃
によつて化合物半導体基板にダメージが印加され
るといる不可能な問題が残る。

〔発明が解決しようとする問題点〕

集積回路の微細化に対して電極、配線の電気抵
抗を小さくするためには、電極および配線金属の
厚さを増加する必要がある。この場合、電極、配
線の形成にリフトオフ法を適用すると、たとえば
第３図Ａ，Ｂに示すようにバリ３０がゲート電極
２に発生する。このようなバリを残して多層配線
を行うと、バリの部分で層間絶縁膜に割れが生じ
たり、上下配線間に電界集中が生じたりすること
が原因で短絡現象が発生し、集積回路の歩留りが
低下するという問題がある。なお第３図Ａの２１
はフオトレジストを示す。

上述のバリをなくすために、たとえば第４図Ａ
〜Ｄに製造工程概要を示す多層レジスト法が試み
られている。この多層レジスト法は、リフトオフ
に用いるレジストを厚くし、同時にレジスト断面
形状を逆台形にすることでバリの発生を防ぐこと
を狙つたものである。しかしながら、この多層レ
ジスト法では微細化の点からも最下層のレジスト
を反応性イオン・エツチングすることが一般的で
あり、半導体表面のダメージが懸念される。加え
て、多層レジスト法は工程が多くかつ複雑なた
め、制御性、再現性が悪く歩留り、生産性が低い
という欠点がある。なお、第４図で２１，２３は
フオトレジスト、２２は中間層、２はゲートで電
極を示す。

上述した問題を解決する方法として、たとえば
第５図Ａ〜Ｄの製造工程の概要を示した絶縁膜
（スペーサ）リフトオフ法がある。多層レジスト
法の下層レジストの部分を絶縁膜１１で置き替え
たもので、リフトオフ後の形状が平坦化されると
いう利点を持つている。しかしながら、絶縁膜の
加工には反応性イオン・エツチングを適用するた
め、やはり半導体基板表面のダメージが問題とな
る。たとえば絶縁膜として窒素珪素膜を用いたス
ペーサ・リフトオフ法でGaAs基板上に電界効果
トランジスタ（FET）を作成すると、FETのし
きい値電圧（Vth）のばらつきが大きくなること
が確認された。

〔問題点を解決するための手段〕

本発明は、以上述べた各種技術の問題点をすべ
て解決する半導体装置およびその製造方法を提供
するものである。

すなわち本発明の半導体装置は、基板表面に電
極および下層配線と同等以上の厚さに積層形成し
た、ウエツト・エツチング法に適用した絶縁材料
からなる下層絶縁膜および反応性イオン・エツチ
ング法に適用した絶縁材料からなる上層絶縁膜の
二層絶縁膜と、二層絶縁膜それぞれに適用したエ
ツチング法により基板直上に形成した二層絶縁膜
の開口部と、開口部に電極および下層配線の金属
材料を蒸着、リフトオフすることにより埋め込ま
れた電極および下層配線とを備えた構造を有した
構成としている。かかる構成は、化合半導体基板
表面に二種類の絶縁材料により上、下二層の絶縁
膜を形成し、上層絶縁膜上に所定のフオトレジス
ト・パターンを形成して、このフオトレジスト・
パターンをマスクとして上層の絶縁膜を反応性イ
オン・エツチングし、次いでフオトレジスト・パ
ターンと上層の絶縁膜をマスクとして下層の絶縁
膜をウエツト・エツチングすることにより上、下
層の両絶縁膜にフオトレジスト・パターンと同一
の開口部を形成した後電極および下層配線の金属
を蒸着し、リフトオフする工程により得られる。

〔作用〕

本発明により得られた半導体装置は、二層絶縁
膜中に電極、下層配線が埋め込まれた状態とな
り、平坦な構造が得られるとともに、上層絶縁膜
を異方性の高い反応性イオン・エツチングにより
高精度に微細加工し、かつ反応性イオン・エツチ
ングは下層絶縁膜の部分で停止するので半導体基
板表面はイオン衝撃によるダメージから保護され
る。以下実施例について詳細に説明する。

〔実施例〕

第１図に本発明の構成を説明する構造断面図を
示す。半導体基板１の表面に二種の化学的性質の
異なる絶縁膜１１，１２を積層し、この二層絶縁
膜１１，１２に形成した開口部内にゲート電極
２、オーミツク電極３および下層配線４を埋め込
むことが本質である。

第２図Ａ〜Ｇに本発明の半導体装置の一実施例
の製造方法を示す。

本実施例では、半導体基板たとえばGaAs基板
１上に電界効果トランジスタ（FET）を作成す
る場合を例示する。

まず、導電層５を形成したGaAs基板１の表面
に通常のCVD法により下層の第１の絶縁膜１２、
たとえばSiO₂（酸化珪素）膜１２を1000Åの厚さ
に形成し、続いてプラズマCVD法により他の絶
縁材料からなる上層の第２の絶縁膜１１、たとえ
ばSi−Ｎ（窒化珪素）膜１１を3500Åの厚さに形
成する。：（第２図Ａ）。

この二層絶縁膜１１，１２の上に所定のフオト
レジスト・パターン２１を形成する。：（第２図
Ｂ）。

このフオトレジスト・パターン２１をマスクと
して、たとえばCF₄ガス・プラズマを用いた反応
性イオン・エツチング（ガス圧：５×10^-2Torr、
パワー：100W、時間：２分）で上層のSi−Ｎ膜
１１をエツチングし、フオトレジスト・パターン
２１と同じ開口部３１を設ける。このとき、下層
のSiO₂膜１２のエツチング速度は上層のSi−Ｎ
膜１１の1/5であり、反応性イオン・エツチング
は実質上、下層のSiO₂膜１２のところで停止す
る。：（第２図Ｃ）。

次いで、このフオトレジスト・パターン２１と
上層のSi−Ｎ膜１１をマスクとして、たとえばウ
エツト・エツチング、たとえば緩衝弗酸液で30秒
エツチングし下層のSiO₂膜１２に開口部３２を
設ける。：（第２図Ｄ）。

上記工程の直後に、たとえばAu−Ge／Ni／
Auの合金を4000Åの膜厚に蒸着しリフトオフす
ることによりオーミツク電極３を形成する。：（第
２図Ｅ）。

次いで、450℃の熱処理の後、プラズマCVD法
により3000Åの厚さに上層のSi−Ｎ膜１１と同じ
材料の絶縁膜のSi−Ｎ膜１３を形成する。：（第２
図Ｆ）。

最後に、上記工程と全く同様の工程により、二
層の絶縁膜、すなわち下層のSiO₂膜１２および
上層を形成するSi−Ｎ膜１１，１３に形成した開
口部に、たとえばTi／Au合金を7000Åの厚さに
蒸着し、リフトオフすることによりゲート電極２
および下層配線４を形成する。：（第２図Ｇ）。

本実施例により二層絶縁間ウエハに作成した電
界効果トランジスタ（FET）のしきい値電圧の
分布を第６図に例示する。比較のため下層の絶縁
膜の無い状態で、第５図Ａ〜Ｄに示した従来の絶
縁膜（スペーサ）リフトオフ法により作成した電
界効果トランジスタ（FET）の場合のしきい値
電圧の分布の典型的な例を第７図に示す。第６
図、第７図において横軸は電界効果トランジスタ
（FET）のしきい値電圧Vth（Volt）、縦軸は電界
効果トランジスタ（FET）の電流駆動能力を意
味する性能指数Ｋフアクタ（ｍＡ／V²）である。
第６図および第７図を比較してみると、明らかに
反応性イオン・エツチングを行うと半導体基板表
面にダメージを与え、電界効果トランジスタ
（FET）の特性に悪影響をもたらしており、本発
明の有効性が確認される。

本発明は、上層の絶縁膜の反応性イオン・エツ
チングと下層の絶縁膜のウエツト・エツチングに
対し、上層、下層の絶縁膜がそれぞれエツチング
の選択性を持つことが本質である。また下層の絶
縁膜のエツチングは、半導体基板にダメージを与
えなければ本発明の目的を達するものであり、本
実施例に示したウエツト・エツチングに限定され
るものでなく、プラズマ・エツチングなどの方法
を適用することも勿論可能である。この意味で二
層絶縁膜の材料の組合せは何ら実施例に限定され
るものではなく、たとえばSi−Ｎ／PIQやPIQ／
SiO₂など任意の組合せが可能である。

また、本実施例では下層の絶縁膜をウエツト・
エツチングするにあたりSiO₂膜の厚さを1000Å
と薄くし、サイド・エツチングを小さくして微細
加工の精度の向上を図つたが、必要とする精度に
応じて膜厚を任意に選びうることは言うまでもな
い。

〔発明の効果〕

以上述べたとおり、本発明によれば、半導体装
置の構造は、あたかも二層の絶縁膜中に電極、下
層配線が埋め込まれた状態となり、かつ平坦な構
造が得られる。加えて、異方性の高い反応性イオ
ン・エツチングによつて厚い上層の絶縁膜を加工
しているため、高精度な微細加工が可能であり、
かつこの反応性イオン・エツチングは下層の絶縁
膜の部分で停止するため、化合物半導体基板表面
はイオン衝撃によるダメージから保護される。さ
らに、下層の絶縁膜をウエツト・エツチングする
ことは、エツチング後の清浄な表面に電極および
下層配線の金属材料を蒸着するという効果を有す
る。

【図面の簡単な説明】

第１図は本発明の構成を説明する構造断面図、
第２図Ａ〜Ｇは本発明の半導体装置の一実施例の
製造方法を示す図、第３図Ａ，Ｂは従来のリフト
オフ法による電極形成を説明する図、第４図Ａ〜
Ｄは従来の多層レジスト法を説明する図、第５図
Ａ〜Ｄは従来の絶縁膜（スペーサ）リフトオフ法
を説明する図、第６図は本発明による実施例で作
成した電界効果トランジスタ（FET）の特性の
二層絶縁膜ウエハにおけるしきい値電圧の分布
図、第７図は従来の絶縁膜（スペーサ）リフトオ
フ法による電界トランジスタ（FET）のしきい
値電圧の分布特性図である。 １……半導体基板、１１，１２……上層および
下層絶縁膜、１３……絶縁膜、２……ゲート電
極、２１，２３……フオトレジスト、２２……中
間層、３０……バリ、３……オーミツク電極、３
１，３２……開口部、４……下層配線、５……導
電層。

Claims (1)

1. 【特許請求の範囲】 １ 基板表面に電極および下層配線と同等以上の
   厚さに積層形成した、ウエツト・エツチング法に
   適応した絶縁材料からなる下層絶縁膜および反応
   性イオン・エツチング法に適応した絶縁材料から
   なる上層絶縁膜の二層絶縁膜と、 該二層絶縁膜それぞれに適応した前記エツチン
   グ法により該基板直上に形成した該二層絶縁膜の
   開口部と、 該開口部に該電極および下層配線の金属材料を
   蒸着、リフトオフすることにより埋め込まれた電
   極および下層配線とを備えてなる ことを特徴とする半導体装置。 ２ 前記二層絶縁膜の下層絶縁膜が酸化珪素、上
   層絶縁膜が窒化珪素で構成されてなる特許請求の
   範囲第１項記載の半導体装置。 ３ 前記二層絶縁膜の下層絶縁膜が酸化珪素、上
   層絶縁膜がポリイミド樹脂で構成されてなる特許
   請求の範囲第１項記載の半導体装置。 ４ 前記二層絶縁膜の下層絶縁膜を構成する酸化
   珪素が2000Å以下の厚さとしてなる特許請求の範
   囲第２項または特許請求の範囲第３項記載の半導
   体装置。 ５ 化合物半導体基板表面に二種類の絶縁材料で
   それぞれ構成する下層の第１の絶縁膜および上層
   で第２の絶縁膜からなる二層膜を形成し、該第２
   の絶縁膜上に所定のフオトレジスト・パターンを
   形成し、該フオトレジスト・パターンをマスクと
   して該第２の絶縁膜を反応性イオン・エツチング
   し、次いで該フオトレジスト・パターンと該第２
   の絶縁膜をマスクとして該第１の絶縁膜をウエツ
   ト・エツチングすることにより該フオトレジス
   ト・パターンと同一の開口部を該第１および第２
   の絶縁膜からなる二層膜に形成し、しかる後電極
   および下層配線を形成する金属を蒸着し、リフト
   オフする各工程からなる半導体装置の製造方法。