JPH0334671B2 - - Google Patents
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- Publication number
- JPH0334671B2 JPH0334671B2 JP57084536A JP8453682A JPH0334671B2 JP H0334671 B2 JPH0334671 B2 JP H0334671B2 JP 57084536 A JP57084536 A JP 57084536A JP 8453682 A JP8453682 A JP 8453682A JP H0334671 B2 JPH0334671 B2 JP H0334671B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- mnos
- silicon oxide
- oxide film
- sidewalk
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は不揮発性トランジスタに関するもので
ある。
ある。
不揮発性メモリとして、代表的なMNOS型不
揮発性メモリトランジスタは、そのゲート酸化膜
である窒化シリコン膜と酸化シリコン膜の界面に
存在するトラツプに、電子あるいは正孔を捕獲、
放出することにより謂ゆるMOSトランジスタと
してのしきい電圧を変化することが可能であり、
この特性がデータの記憶保持機能として利用され
るものである。例えば、第１図にＮチヤネル
MOS型不揮発性メモリトランジスタの典型的な
ゲート電圧に対するドレイン電流特性を示す。Ｉ
は、ゲート酸化膜中に電子が捕獲された場合であ
り、書き込み状態を示し、は酸化膜中の電子が
放出された場合であり、消去状態を示している。
は本来理想的な書き込みにより、VTWなるしき
い電圧を示すべきものであるが第１図のごとく、
VTWより低いゲート電圧VTSにおいても電流が流
れる現象が見られる。これは、書き込みのサイド
ウオーク効果として知られている現象である。従
来、このサイドウオーク現象の大小を製造プロセ
ス上精度よくコントロールすることは原理的にも
困難であつた。
揮発性メモリトランジスタは、そのゲート酸化膜
である窒化シリコン膜と酸化シリコン膜の界面に
存在するトラツプに、電子あるいは正孔を捕獲、
放出することにより謂ゆるMOSトランジスタと
してのしきい電圧を変化することが可能であり、
この特性がデータの記憶保持機能として利用され
るものである。例えば、第１図にＮチヤネル
MOS型不揮発性メモリトランジスタの典型的な
ゲート電圧に対するドレイン電流特性を示す。Ｉ
は、ゲート酸化膜中に電子が捕獲された場合であ
り、書き込み状態を示し、は酸化膜中の電子が
放出された場合であり、消去状態を示している。
は本来理想的な書き込みにより、VTWなるしき
い電圧を示すべきものであるが第１図のごとく、
VTWより低いゲート電圧VTSにおいても電流が流
れる現象が見られる。これは、書き込みのサイド
ウオーク効果として知られている現象である。従
来、このサイドウオーク現象の大小を製造プロセ
ス上精度よくコントロールすることは原理的にも
困難であつた。
本発明は以上のようなサイドウオーク現象を利
用することにより、第１図中示すような消去時の
しきい電圧VTE、書き込み時のしきい電圧VTWの
ほかに、さらにVTSで示される第３のしきい値を
もつ不揮発性メモリが実現可能で、これら３種の
しきい電圧をもつ不揮発メモリ装置を活用するこ
とにより、従来なかつた新回路システムの実現を
も容易ならしめるものである。すなわち、本発明
はMNOS型トランジスタのチヤネル形状におい
て、同チヤネルを電流の流れる方向に対し並列、
複数個に分割することで、前記サイドウオーク効
果を積極的に増大せしめ、書き込み時のトランジ
スタ特性に個有の機能を付与したメモリ装置の実
現を目的としたものである。以下にこの発明につ
いて、ＮチヤネルMNOS型メモリトランジスタ
を例として詳述し、さらにその応用例について説
明する。
用することにより、第１図中示すような消去時の
しきい電圧VTE、書き込み時のしきい電圧VTWの
ほかに、さらにVTSで示される第３のしきい値を
もつ不揮発性メモリが実現可能で、これら３種の
しきい電圧をもつ不揮発メモリ装置を活用するこ
とにより、従来なかつた新回路システムの実現を
も容易ならしめるものである。すなわち、本発明
はMNOS型トランジスタのチヤネル形状におい
て、同チヤネルを電流の流れる方向に対し並列、
複数個に分割することで、前記サイドウオーク効
果を積極的に増大せしめ、書き込み時のトランジ
スタ特性に個有の機能を付与したメモリ装置の実
現を目的としたものである。以下にこの発明につ
いて、ＮチヤネルMNOS型メモリトランジスタ
を例として詳述し、さらにその応用例について説
明する。
第２図に第１図中，で示した特性を有する
一般的なMNOS型トランジスタの要部平面図を
示す。第２図中のＡ−Ａ軸による断面図を第３図
に示す。第２図、第３図において、１はＰ型シリ
コン基板、２，３はＮ型拡散層でなるソース、ド
レイン領域、４はゲート電極、５はチヤネル部、
６は窒化シリコン膜、７，８は酸化シリコン膜
で、厚いフイールド部および極薄のゲート部を示
す。MNOS型メモリトランジスタのしきい電圧
に影響を与えるゲート絶縁膜中のトラツプ９は、
第３図に示すように極薄の酸化シリコン膜８と窒
化シリコン膜６との界面近傍に存在し、そのトラ
ツプ９への電子あるいは正孔の注入、放出は、第
３図Ｂの領域に示す極薄の酸化シリコン膜９を介
して、トンネリング現象にて行なわれる。一方、
第３図中C1、C2の領域は、酸化シリコン膜が順
次厚くなつているため、トラツプへの注入、放出
は起こりにくい。しかしこれらC1、C2の領域の
トラツプに捕獲された電子あるいは正孔は、Ｂ部
分とは独立にトランジスタのしきい電圧に影響を
与える。これが、前記したサイドウオーク現象を
生じせしめるものである。つまり、第３図示の
MNOS型トランジスタにおいて、その書き込み
状態にあつては、Ｂ領域の大部分のトラツプが電
子で満されているため、そのトランジスタの本来
のしきい値は、第１図中のVTWで示される。しか
し、C1、C2部分のトラツプは酸化シリコン膜厚
が厚いため正孔の注入は十分行なわれず、その部
分のしきい電圧はVTWより小さい値であるVTSで
示される。従つて第２図および第３図で示したよ
うなMNOS型メモリトランジスタは、第１図中
の′の様なサイドウオーク現象を示す。これは
C1、C2部分で表わされる寄生MNOSメモリトラ
ンジスタのコンダクタンスに依存する。すなわ
ち、かかるサイドウオーク現象を顕著ならしめる
には、チヤネルを電流通路方向に対し並列に複数
分割することにより、一般のMNOS型トランジ
スタの場合に比して、C1、C2で表わされるチヤ
ネル周辺境界部を多くするという手段で、等価的
に上記寄生MNOS型トランジスタのチヤネル幅
を広くすることにより容易に実現できる。第４図
の要部面図および第５図のＢ−Ｂ断面図を示す。
尚、第４図、第５図で第２図、第３図と同一番号
は同一部分を示す。第４図、第５図のとおり、
MNOS型トランジスタのチヤネル領域をW2、
W3、W4で、それぞれ並列に分割配置し、チヤネ
ル周辺境界部を単一チヤネルの場合より多くする
ことで上記サイドウオーク現象を増大せしめるこ
とが可能となる。第２図、第４図において、例え
ば、 L1＝L2 W1＝W2＋W3＋W4 の関係がある場合、第４図に示すMNOS型メモ
リトランジスタの書き込み特性は、第１図の，
′で示すようになり、サイドウオーク部分の
′は′の３倍の電流値を示すことになる。この
ように同一半導体基板内に上記の様なチヤネル分
割の数が異なるMNOS型メモリトランジスタを
構成し相互の特性を比較検出する手段を用いるこ
とや、分割数を多くとり、充分サイドウオーク効
果に差の出るよう余裕度を大きくすれば、製造ロ
ツト間によるサイドウオークの絶対値のばらつき
を心配する必要なしに、積極的にサイドウオーク
効果を活用することができる。
一般的なMNOS型トランジスタの要部平面図を
示す。第２図中のＡ−Ａ軸による断面図を第３図
に示す。第２図、第３図において、１はＰ型シリ
コン基板、２，３はＮ型拡散層でなるソース、ド
レイン領域、４はゲート電極、５はチヤネル部、
６は窒化シリコン膜、７，８は酸化シリコン膜
で、厚いフイールド部および極薄のゲート部を示
す。MNOS型メモリトランジスタのしきい電圧
に影響を与えるゲート絶縁膜中のトラツプ９は、
第３図に示すように極薄の酸化シリコン膜８と窒
化シリコン膜６との界面近傍に存在し、そのトラ
ツプ９への電子あるいは正孔の注入、放出は、第
３図Ｂの領域に示す極薄の酸化シリコン膜９を介
して、トンネリング現象にて行なわれる。一方、
第３図中C1、C2の領域は、酸化シリコン膜が順
次厚くなつているため、トラツプへの注入、放出
は起こりにくい。しかしこれらC1、C2の領域の
トラツプに捕獲された電子あるいは正孔は、Ｂ部
分とは独立にトランジスタのしきい電圧に影響を
与える。これが、前記したサイドウオーク現象を
生じせしめるものである。つまり、第３図示の
MNOS型トランジスタにおいて、その書き込み
状態にあつては、Ｂ領域の大部分のトラツプが電
子で満されているため、そのトランジスタの本来
のしきい値は、第１図中のVTWで示される。しか
し、C1、C2部分のトラツプは酸化シリコン膜厚
が厚いため正孔の注入は十分行なわれず、その部
分のしきい電圧はVTWより小さい値であるVTSで
示される。従つて第２図および第３図で示したよ
うなMNOS型メモリトランジスタは、第１図中
の′の様なサイドウオーク現象を示す。これは
C1、C2部分で表わされる寄生MNOSメモリトラ
ンジスタのコンダクタンスに依存する。すなわ
ち、かかるサイドウオーク現象を顕著ならしめる
には、チヤネルを電流通路方向に対し並列に複数
分割することにより、一般のMNOS型トランジ
スタの場合に比して、C1、C2で表わされるチヤ
ネル周辺境界部を多くするという手段で、等価的
に上記寄生MNOS型トランジスタのチヤネル幅
を広くすることにより容易に実現できる。第４図
の要部面図および第５図のＢ−Ｂ断面図を示す。
尚、第４図、第５図で第２図、第３図と同一番号
は同一部分を示す。第４図、第５図のとおり、
MNOS型トランジスタのチヤネル領域をW2、
W3、W4で、それぞれ並列に分割配置し、チヤネ
ル周辺境界部を単一チヤネルの場合より多くする
ことで上記サイドウオーク現象を増大せしめるこ
とが可能となる。第２図、第４図において、例え
ば、 L1＝L2 W1＝W2＋W3＋W4 の関係がある場合、第４図に示すMNOS型メモ
リトランジスタの書き込み特性は、第１図の，
′で示すようになり、サイドウオーク部分の
′は′の３倍の電流値を示すことになる。この
ように同一半導体基板内に上記の様なチヤネル分
割の数が異なるMNOS型メモリトランジスタを
構成し相互の特性を比較検出する手段を用いるこ
とや、分割数を多くとり、充分サイドウオーク効
果に差の出るよう余裕度を大きくすれば、製造ロ
ツト間によるサイドウオークの絶対値のばらつき
を心配する必要なしに、積極的にサイドウオーク
効果を活用することができる。
次に、本発明の実施例装置を回路要素として用
いた応用例として、書き込み状態における
MNOS型トランジスタのしきい電圧変動を観測
し、設定した値まで減衰した時を検出すると同時
に再書き込み等の警報信号を発生するためのリフ
レツシユ検出回路を例にとつて説明する。第６図
に該回路の概路図を示し、第７図にMNOS型メ
モリトランジスタ１０，１１の特性を示す。トラ
ンジスタ１０は、本発明実施例のMNOS型メモ
リトランジスタであつて、サイドウオーク効果を
本発明の手段により大きくしたもので、書き込み
初期特性は１８で示される。同様に、トランジス
タ１１は、通常のMNOS型メモリトランジスタ
で、書き込み初期の特性は１９で示される。１
２，１３は、定電流源で、双方とも等しい定電流
源値を示し、その価値をIDIとする。１４は動作
点１６，１７の信号を入力とする差動型検出器で
あり１７と１６の各動作点の電位がほぼ等しくな
つた時、出力端子１５に信号を出力する機能を有
するものである。書き込み直後第７図の１８，１
９の各特性より理解できるように、１７と１６の
両動作点には電位差があり、トランジスタ１１の
ドレイン側動作点１６よりトランジスタ１０のド
レイン側動作点１７が低電位である。この時、同
回路の出力動作点１５には何も信号は発生してい
ない。時間と共にトランジスタのしきい電圧は低
い方向に減衰し、初期特性１８をもつトランジス
タ１０が、所定時間経過後、特性２０へ、また、
初期特性１９をもつトランジスタ１１が同様に、
特性２１へと、それぞれ変化すると、特性２０の
トランジスタ１０の大きなサイドウオーク成分が
ほとんど消失し、両トランジスタの電流値がIDI
に一致する様になる。この時、１７，１６の各動
作点にはほぼ同一電圧が発生し、出力端子１５に
はリフレツシユのための警報信号が発生される。
なお、図中の符号２２は電源端子を示す。この回
路例は自動的に不揮発性メモリのリフレツシユ期
間を検出する一手段であり、消去状態と書き込み
状態の間に存在するサイドウオーク現象を効果的
に使用することで、簡単な回路にて実現できる。
いた応用例として、書き込み状態における
MNOS型トランジスタのしきい電圧変動を観測
し、設定した値まで減衰した時を検出すると同時
に再書き込み等の警報信号を発生するためのリフ
レツシユ検出回路を例にとつて説明する。第６図
に該回路の概路図を示し、第７図にMNOS型メ
モリトランジスタ１０，１１の特性を示す。トラ
ンジスタ１０は、本発明実施例のMNOS型メモ
リトランジスタであつて、サイドウオーク効果を
本発明の手段により大きくしたもので、書き込み
初期特性は１８で示される。同様に、トランジス
タ１１は、通常のMNOS型メモリトランジスタ
で、書き込み初期の特性は１９で示される。１
２，１３は、定電流源で、双方とも等しい定電流
源値を示し、その価値をIDIとする。１４は動作
点１６，１７の信号を入力とする差動型検出器で
あり１７と１６の各動作点の電位がほぼ等しくな
つた時、出力端子１５に信号を出力する機能を有
するものである。書き込み直後第７図の１８，１
９の各特性より理解できるように、１７と１６の
両動作点には電位差があり、トランジスタ１１の
ドレイン側動作点１６よりトランジスタ１０のド
レイン側動作点１７が低電位である。この時、同
回路の出力動作点１５には何も信号は発生してい
ない。時間と共にトランジスタのしきい電圧は低
い方向に減衰し、初期特性１８をもつトランジス
タ１０が、所定時間経過後、特性２０へ、また、
初期特性１９をもつトランジスタ１１が同様に、
特性２１へと、それぞれ変化すると、特性２０の
トランジスタ１０の大きなサイドウオーク成分が
ほとんど消失し、両トランジスタの電流値がIDI
に一致する様になる。この時、１７，１６の各動
作点にはほぼ同一電圧が発生し、出力端子１５に
はリフレツシユのための警報信号が発生される。
なお、図中の符号２２は電源端子を示す。この回
路例は自動的に不揮発性メモリのリフレツシユ期
間を検出する一手段であり、消去状態と書き込み
状態の間に存在するサイドウオーク現象を効果的
に使用することで、簡単な回路にて実現できる。
以上の説明のように、本発明は、MNOS型ト
ランジスタの書き込み特性におけるサイドウオー
ク効果を積極的に増大するための手段を提供する
ものであり、これにより、従来問題となつていた
製造プロセス上のばらつき要因に制約されること
なく、回路、デバイス設計面での自由度お大きく
向上せしめることが可能である。
ランジスタの書き込み特性におけるサイドウオー
ク効果を積極的に増大するための手段を提供する
ものであり、これにより、従来問題となつていた
製造プロセス上のばらつき要因に制約されること
なく、回路、デバイス設計面での自由度お大きく
向上せしめることが可能である。
尚、以上の説明ではＮチヤネル型MNOSトラ
ンジスタについて説明したが、Ｄチヤネル型
MNOSトランジスタについても全く同様であり、
また、トラツプ機能として、窒化シリコン膜のほ
かに、酸化アルミニウム膜、酸化タンタル膜と酸
化シリコン膜との二重膜よりなる不揮発性メモリ
についても適用できることは当然である。
ンジスタについて説明したが、Ｄチヤネル型
MNOSトランジスタについても全く同様であり、
また、トラツプ機能として、窒化シリコン膜のほ
かに、酸化アルミニウム膜、酸化タンタル膜と酸
化シリコン膜との二重膜よりなる不揮発性メモリ
についても適用できることは当然である。
第１図はMNOS型トランジスタの特性図、第
２図は従来のMNOS型トランジスタの要部平面
図、第３図は第２図のMNOS型トランジスタの
Ａ−Ａ断面図、第４図および第５図は本発明によ
るMNOS型トランジスタの平面図およびＢ−Ｂ
断面図、第６図は本発明を応用したメモリリフレ
ツシユ検出回路図、第７図は第６図中に使用され
たMNOS型トランジスタの特性図を示す。 １……基板、２……Ｎ型ソース拡散層、３……
Ｎ型ドレイン拡散層、４……ゲート電極、５……
MNOS型チヤネル領域、６……窒化シリコン膜、
７，８……酸化シリコン膜、９……電荷トラツ
プ、１０，１１……MNOS型メモリトランジス
タ。
２図は従来のMNOS型トランジスタの要部平面
図、第３図は第２図のMNOS型トランジスタの
Ａ−Ａ断面図、第４図および第５図は本発明によ
るMNOS型トランジスタの平面図およびＢ−Ｂ
断面図、第６図は本発明を応用したメモリリフレ
ツシユ検出回路図、第７図は第６図中に使用され
たMNOS型トランジスタの特性図を示す。 １……基板、２……Ｎ型ソース拡散層、３……
Ｎ型ドレイン拡散層、４……ゲート電極、５……
MNOS型チヤネル領域、６……窒化シリコン膜、
７，８……酸化シリコン膜、９……電荷トラツ
プ、１０，１１……MNOS型メモリトランジス
タ。
Claims (1)
- １ 半導体基板上に、ソース、ドレイン間の極薄
酸化シリコン膜および所定誘電体被膜でなる電荷
蓄積機能を有する絶縁膜と、この絶縁膜を介して
前記半導体基板内に形成される導電チヤネル部の
電流を制御し得る電極とを有し、前記極薄酸化シ
リコン膜が前記チヤネル部の長手方向に沿つて厚
い酸化シリコン膜で複数条に分割されたことを特
徴とする不揮発性トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084536A JPS58200581A (ja) | 1982-05-18 | 1982-05-18 | 不揮発性トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084536A JPS58200581A (ja) | 1982-05-18 | 1982-05-18 | 不揮発性トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58200581A JPS58200581A (ja) | 1983-11-22 |
| JPH0334671B2 true JPH0334671B2 (ja) | 1991-05-23 |
Family
ID=13833358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57084536A Granted JPS58200581A (ja) | 1982-05-18 | 1982-05-18 | 不揮発性トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200581A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011071240A (ja) | 2009-09-24 | 2011-04-07 | Toshiba Corp | 半導体記憶装置、及びその製造方法 |
-
1982
- 1982-05-18 JP JP57084536A patent/JPS58200581A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58200581A (ja) | 1983-11-22 |
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