JPH0334856B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置の製造方法に関する。

〔発明の技術的背景とその問題点〕

一般に２つの導電層例えば半導体基板表面に形
成された不純物領域とAl層とがコンタクト孔を
介して接続される場合、第４図に示されるように
不純物領域２上にコンタクト孔４が開口され、こ
のコンタクト孔４上にコンタクト孔４の幅ｃにあ
る余裕幅ｌを持つた配線層５１が形成されてい
る。この余裕幅ｌは通常リソグラフイによつてコ
ンタクト孔４に合わせて配線層５１のパターンを
形成する際の合わせずれを考慮して設けられてい
る。

このため配線層５１の幅はコンタクトの周囲で
はｃ＋2lとなり、コンタクトの周囲以外での幅Ｌ
に比べて通常大きくなる。この結果配線層５１に
隣接して他の配線層５２，５３を形成する場合、
コンタクトの周囲では周囲以外に比べて配線密度
が低下する。このため、コンタクト孔４の周囲に
おいて配線層５１が余裕幅ｌを持たせると半導体
装置における配線層の密度を低下させ、半導体装
置の集積度向上の妨げとなる。

上記問題を解決するために従来の半導体装置に
おいて余裕幅ｌを取らずに配線層５１を形成する
と、第５図に示されるように配線層５１と隣接す
る他の配線層５２，５３との間はそれぞれスペー
スＳとなり、配線層の密度が向上する。

しかしこの場合、通常のリソグラフイ工程でし
ばしば起こるようにコンタクト孔４と配線層５１
のパターンとの合わせずれが生じた場合、第６図
に示されるように配線層５１，５２，５３のパタ
ーンに従つて形成されたレジスト７１，７２，７
３に覆われている部分以外の配線層がエツチング
除去される際にコンタクト孔４底面の不純物領域
２もエツチングされ、不純物領域２が破壊される
恐れがある。またこの場合、配線層５１がコンタ
クト孔４底面を完全には覆つていないため、コン
タクト孔４底面における配線層５１の電流密度が
増加し、エレクトロ・マイグレーシヨンによる抵
抗増大あるいは断線不良を生じ易いという問題を
有する。

〔発明の目的〕

本発明は上記事情を考慮してなされたもので、
配線不良や信頼性の低下を招くことなく配線密度
を上げ、集積度を向上させる半導体装置の製造方
法を提供することを目的とする。

〔発明の概要〕

上記目的を達成するため本発明による半導体装
置の製造方法は、第１の導電層上に絶縁層を形成
する工程と、前記絶縁層の所定領域にコンタクト
孔を開孔し、前記第１の導電層を露出させる工程
と、全面に導電性材料を堆積し導電性材料膜を形
成する工程と、全面にブロツク材料膜を形成する
工程と、前記ブロツク材料膜にエツチングを行
い、前記コンタクト孔にのみ前記ブロツク材料を
残存させて第１のブロツク材を形成する工程と、
全面にレジストを塗布し、レジスト膜を形成する
工程と、前記レジスト膜にパターニングを行い、
形成すべき第２の導電層のパターンに対応した第
２のブロツク材を形成する工程と、前記第１及び
第２のブロツク材をエツチストツパーとして前記
導電性材料膜にパターニングを行い、前記第２の
導電層を形成する工程と、前記第２のブロツク材
を除去する工程とを備えたことを特徴としてい
る。

これにより第２の導電層がコンタクト孔底面を
完全に覆うと共に、第２の導電層がコンタクト孔
との合わせずれを見込んだ余裕幅を持つ必要がな
いようにしたものである。

〔発明の実施例〕

本発明の一実施例による半導体装置の平面およ
び断面を第１図ａおよび第１図ｂに示す。半導体
基板１表面に不純物領域２が形成されている。ま
た半導体基板１上に絶縁層３が形成され、不純物
領域２上の所定の場所にコンタクト孔４が開口さ
れている。このコンタクト孔４内側表面および絶
縁層３上に例えばAl層から成る配線層５１が形
成されている。このとき絶縁層３上に形成された
配線層５１の幅はコンタクト孔４の幅と等しい。
そして配線層５１上のコンタクト孔内にブロツク
材６１が埋め込まれている。

このように本発明の製造方法を用いて得られた
半導体装置は、配線層５１と不純物領域２とはコ
ンタクト孔４底面の全面において接続しているた
め、配線層５１はコンタクト孔４との合わせずれ
を見込んだ余裕幅を持つことなくコンタクト孔４
の幅と等しい幅を取つても断線不良等の発生する
危険はない。

なお、ここでは第１の導電層として半導体基板
１表面の不純物領域２と、第２の導電層として
Al層から成る配線層５１を例にとつたが、この
例に限らず、例えば半導体基板表面の不純物領域
と多結晶シリコン層、多結晶シリコン層と多結晶
シリコン層、多結晶シリコン層とAl層、Al層と
Al層など２つの導電層がコンタクト孔を介して
接続してもよい。

またブロツク材６１は除去してもよいが、半導
体装置に悪影響を与えない限り残存させておく方
がコンタクト部が平坦化されて都合が良い。

本発明の製造方法により製造された他の例とし
ての半導体装置の平面図を第２図に示す。上記実
施例においては配線層５１の幅はコンタクト孔４
の幅と等しいとして、コンタクト孔４との合わせ
ずれを見込んだ余裕幅ｌを零としたが、本実施例
においては配線層５１の幅はコンタクト孔４の幅
より小さくなつている。

このように本発明の製造方法により製造された
半導体装置では、コンタクト孔４が幅の広い大き
な面積である場合も、配線層５１の幅はコンタク
ト孔４の幅より小さくすることができ、それによ
つて隣接する他の配線層５２，５３との間隔もそ
れぞれ必要最小限のスペースＳをとることができ
る。

次に本発明の一実施例による半導体装置の製造
方法を第３図を用いて説明する。半導体基板１表
面に不純物を添加して不純物領域２を形成する。
また半導体基板１上に絶縁層３を形成し、不純物
領域２上の所定の場所にコンタクト孔４を開口す
る。全面にAl層５０を蒸着し、次にネガレジス
ト６０を塗布し、その表面を平坦化する（第３図
ａ）。このネガレジスト６０をRIE（Rea−ctive
Ion Etching）によつてエツチング除去し、コン
タクト孔４内のみにネガレジスト６１を残存させ
る。そしてこのネガレジスト６１を感光させる
（第３図ｂ）。再度全面にレジストを塗布し、リソ
グラフイによつて配線層のパターンに対応するレ
ジスト７１，７２，７３を残存させる。このレジ
スト７１，７２，７３およびコンタクト孔４内の
ネガレジスト６１をブロツク材としてエツチング
によりAl層を配線層５１にパターニングする。
このとき配線層５１の幅はコンタクト孔４の幅と
等しく取つてあり、配線層５１のパターンとコン
タクト孔４とに合わせずれが生じても、ネガレジ
スト６１によつてコンタクト孔４内の配線層５１
はエツチング除去されることはない（第３図ｃ）。
次にレジスト７１，７２，７３を除去する（第３
図ｄ）。

このように本実施例によれば、配線層５１のパ
ターンがコンタクト孔４とずれを生じても、配線
層５１と不純物領域２とはコンタクト孔４底面の
全面において接続しているため、配線層５１はコ
ンタクト孔４との合わせずれを見込んだ余裕幅を
持つことなく、コンタクト孔４の幅を越えない幅
を取ることができる。

本実施例において第１の導電層として半導体基
板１表面の不純物領域２を、第２の導電層として
Al層から成る配線層を例にとつたが、この例に
限らず例えば半導体基板表面の不純物領域と多結
晶シリコン層、多結晶シリコン層と多結晶シリコ
ン層、多結晶シリコン層とAl層、Al層とAl層な
ど２つの導電層がコンタクト孔を介して接続され
る場合に本発明を適用することができる。

また本実施例においてコンタクト孔４内配線層
５１がエツチング除去されないためのブロツク材
として感光したネガレジスト６１を例にとつた
が、第１に表面が平坦化され、エツチングにより
コンタクト孔４内のみに残存すること、第２にレ
ジスト７１，７２，７３の現像液に対して耐性を
有すること、第３に第２の導電層のエツチングに
対して耐性を有し、ブロツク材として働くことの
要件が備わつた材料であれば、何でもよい。例え
ばポリイミド樹脂等の樹脂材料やスピンコートガ
ラス等のガラス材料を用いることができる。また
このブロツク材は半導体装置に悪影響を与えない
限り除去する必要はなく、かえつてコンタクト部
が平坦化されて都合が良い。

さらに本実施例においてネガレジスト６０をエ
ツチング除去してコンタクト孔４内のみにネガレ
ジスト６１を残存させるのにRIEを用いたが、こ
れはCDE（Chemical Dry Etching）でも、WE
（Wet Etching）でもよく、要するに平坦化され
た表面から均一にエツチングが進み、コンタクト
孔内のみエツチング未了になるようなエツチング
方法であればよい。

〔発明の効果〕

以上の通り本発明によれば、配線不良や信頼性
の低下を招くことなく、配線密度の向上がはか
れ、半導体装置の集積度の向上に資することがで
きる。

【図面の簡単な説明】

第１図ａ，ｂは本発明の製造方法により製造さ
れた一例としての半導体装置の平面図および断面
図、第２図は本発明の製造方法により製造された
他の例としての半導体装置の平面図、第３図は本
発明の一実施例による半導体装置の製造方法を示
す工程図、第４図、第５図および第６図は従来の
半導体装置を示す図である。 １……半導体基板、２……不純物領域、３……
絶縁層、４……コンタクト孔、５０，５１，５
２，５３……配線層、６０，６１，７１，７２，
７３……レジスト。

Claims (1)

1. 【特許請求の範囲】 １ 第１の導電層上に絶縁層を形成する工程と、 前記絶縁層の所定領域にコンタクト孔を開孔
   し、前記第１の導電層を露出させる工程と、 全面に導電性材料を堆積し導電性材料膜を形成
   する工程と、 全面にブロツク材料膜を形成する工程と、 前記ブロツク材料膜にエツチングを行い、前記
   コンタクト孔内部にのみ前記ブロツク材料を残存
   させて第１のブロツク材を形成する工程と、 全面にレジストを塗布し、レジスト膜を形成す
   る工程と、 前記レジスト膜にパターニングを行い、形成す
   べき第２の導電層のパターンに対応した第２のブ
   ロツク材を形成する工程と、 前記第１及び第２のブロツク材をエツチストツ
   パーとして前記導電性材料膜にパターニングを行
   い、前記第２の導電層を形成する工程と、 前記第２のブロツク材を除去する工程とを備え
   たことを特徴とする半導体装置の製造方法。