JPH0337212B2 - - Google Patents
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- JPH0337212B2 JPH0337212B2 JP59105280A JP10528084A JPH0337212B2 JP H0337212 B2 JPH0337212 B2 JP H0337212B2 JP 59105280 A JP59105280 A JP 59105280A JP 10528084 A JP10528084 A JP 10528084A JP H0337212 B2 JPH0337212 B2 JP H0337212B2
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- register
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デジタル計算機の基本演算の一つで
ある除算を実行する除算回路に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a division circuit that executes division, which is one of the basic operations of a digital computer.
従来例の構成とその問題点
デジタル計算機の処理速度が向上し、基本演算
の処理速度を向上するために専用の除乗算回路を
備えている。Conventional configuration and its problems The processing speed of digital computers has improved, and they are equipped with dedicated division and multiplication circuits to improve the processing speed of basic operations.
以下に従来の除算回路について説明する。 A conventional division circuit will be explained below.
第１図は、従来の除算回路の構成図を示す。 FIG. 1 shows a block diagram of a conventional division circuit.
１は除算演算の始めに被除数を入力し、除算演
算の間は部分剰余を保持し、除算演算の終了時に
は除算結果の余りを保持する被除数レジスタ、２
は除数を入力し、除算演算の間、値を保持する除
数レジスタ、３は被除数レジスタ１の値と除数レ
ジスタ２の値との加減算をする演算回路、４は演
算回路３の演算を示す演算フラグ、５は演算回路
３の演算結果によるキヤリ出力を保持するキヤリ
フラグ、６は演算回路３の出力を被除数レジスタ
１に入力する時に左に１ビツトシフトするシフ
タ、７は演算の結果の商を保持する商レジスタ、
８はキヤリフラグ５より、次の演算フラグを生成
する演算制御回路、９は除算演算処理を制御する
タイミング制御回路である。 1 is a dividend register that inputs the dividend at the beginning of the division operation, holds the partial remainder during the division operation, and holds the remainder of the division result at the end of the division operation; 2
is a divisor register that inputs the divisor and holds the value during the division operation; 3 is an arithmetic circuit that adds and subtracts the value of dividend register 1 and the value of divisor register 2; 4 is an arithmetic flag that indicates the operation of arithmetic circuit 3. , 5 is a carry flag that holds the carry output from the calculation result of the calculation circuit 3, 6 is a shifter that shifts the output of the calculation circuit 3 by 1 bit to the left when inputting it to the dividend register 1, and 7 is a quotient that holds the quotient of the calculation result. register,
8 is an arithmetic control circuit that generates the next arithmetic flag from the carry flag 5, and 9 is a timing control circuit that controls division arithmetic processing.
以上のように構成された従来の除算回路につい
て、以下にその動作を説明する。 The operation of the conventional division circuit configured as described above will be described below.
非回復型除算では状況に応じて商として＋１か
−１かを選択する。商の選択過程では、それぞれ
の選択により生じた誤差をその後のステツプで補
正し、補正のために生じる加算、減算、シフトに
よる余分な遅れを除去する。 In non-recovery division, either +1 or -1 is selected as the quotient depending on the situation. In the quotient selection process, errors caused by each selection are corrected in subsequent steps, and extra delays due to additions, subtractions, and shifts caused by the corrections are eliminated.
商の選択範囲は次式で与えられる。 The selection range of the quotient is given by the following formula.
｜R(j+1)｜＜｜Ｄ｜ ……(1)
絶対値は、それぞれの部分剰余R(j+1)（ｊ＝０、
１、……、ｎ−１）が正または負の数をとりうる
ことを示している。ここで除数Ｄが、正の数のみ
をとりうるとすると、(1)式は次のように書き換え
られる。 |R (j+1) |<|D| ...(1) The absolute value is each partial remainder R (j+1) (j=0,
1, ..., n-1) can be a positive or negative number. If the divisor D can only take positive numbers, then equation (1) can be rewritten as follows.
｜R(j+1)｜＜Ｄ ……(2)
(2)式より、剰余の絶対値が除数より小さい限
り、負の剰数を正に回復する必要はない。従つ
て、それぞれの繰り返しにおいて部分剰余から除
数を加算か減算かを行なう。それぞれのステツプ
で行なわれる操作は次式で示される。 |R (j+1) |<D ...(2) From equation (2), as long as the absolute value of the remainder is smaller than the divisor, there is no need to restore the negative remainder to positive. Therefore, in each iteration, the divisor is added or subtracted from the partial remainder. The operations performed in each step are shown by the following equations.
R(j+1)＝2R(j)−Ｄ、2R(j)＞０の
場合
2R(j)＋Ｄ、2R(j)＜０の場合 ……(3)
上式に対応する商は、次のように決められる。 R (j+1) = 2R (j) −D, if 2R (j) > 0, 2R (j) + D, if 2R (j) < 0... (3) The quotient corresponding to the above equation is as follows. It can be determined as follows.
qj+1＝１、０＜2R(j)＜2Dの場合
−１、−2D＜2R(j)＜2Dの場合 ……(4)
以上のアルゴリズムに従つて、以下に回路の動
作を説明する。 q j+1 = 1, 0 < 2R (j) If < 2D -1, -2D < 2R (j) If < 2D ...... (4) The operation of the circuit is explained below according to the above algorithm. do.
除算演算に必要な被除数および除数をそれぞれ
被除数レジスタ１と除数レジスタ２に入力する。
入力された被除数および除数は(2)式を満足する値
をとる。演算回路３の加算か減算かを示す演算フ
ラグOPf4は、(3)式に対応し、次のようになる。 The dividend and divisor necessary for the division operation are input into dividend register 1 and divisor register 2, respectively.
The input dividend and divisor take values that satisfy equation (2). The calculation flag OP f4 indicating addition or subtraction in the calculation circuit 3 corresponds to equation (3) and is as follows.
OPf＝１、減算の場合
０、加算の場合 ……(5)
除算演算の始めに演算フラグ４を１に設定す
る。演算フラグ４に従つて演算回路３は被除数レ
ジスタ１の値から除数レジスタ２の値を減算す
る。 OP f = 1, 0 for subtraction, 0 for addition... (5) Set operation flag 4 to 1 at the beginning of the division operation. According to the calculation flag 4, the calculation circuit 3 subtracts the value of the divisor register 2 from the value of the dividend register 1.
演算回路３の加減算の結果によりオーバーフロ
ーが発生した場合は、キヤリフラグ５を１に設定
し、オーバーフローが発生しない場合は、キヤリ
フラグ５を０に設定する。このキヤリフラグ５を
商レジスタの右入力より入力し、商レジスタを左
に１ビツトシフトする。キヤリフラグ５は演算制
御回路８を通して、演算フラグ４に入力される。
演算回路３の出力はシフタ６を通して左に１ビツ
トシフトし、被除数レジスタ１に入力される。 If an overflow occurs as a result of addition or subtraction in the arithmetic circuit 3, the carry flag 5 is set to 1, and if no overflow occurs, the carry flag 5 is set to 0. This carry flag 5 is input from the right input of the quotient register, and the quotient register is shifted one bit to the left. The carry flag 5 is input to the calculation flag 4 through the calculation control circuit 8.
The output of the arithmetic circuit 3 is shifted to the left by one bit through a shifter 6, and is input to the dividend register 1.
被除数と除数との加減算およびシフトは、除数
の語長＋１回演算を繰り返す。 Addition, subtraction, and shifting between the dividend and the divisor are performed by repeating the word length of the divisor + one time.
除算処理の結果、商は商レジスタに、余りは被
除数レジスタに設定される。 As a result of the division process, the quotient is set in the quotient register and the remainder is set in the dividend register.
以上の動作の流れを第２図に示すフローチヤー
トで説明する。 The flow of the above operation will be explained using the flowchart shown in FIG.
(イ)被除数および除数をそれぞれ被除数レジスタ
と除数レジスタに入力する。(ロ)演算フラグを１に
設定する。(ハ)演算フラグが０ならば加算を、１な
らば減算を実行する。(ニ)部分剰余と除数との加算
を行なう。(ホ)部分剰余から除数を減算する。(ヘ)演
算結果よりキヤリフラグを設定する。(ト)商レジス
タを左に１ビツトシフトする。(チ)演算フラグを設
定する。(リ)演算処理が終了していなければ(ハ)に戻
る。（ヌ）演算の結果を商レジスタに、余りは被
除数レジスタに設定され、以上の流れを終了す
る。 (b) Input the dividend and divisor into the dividend register and divisor register, respectively. (b) Set the calculation flag to 1. (c) If the operation flag is 0, addition is executed; if it is 1, subtraction is executed. (d) Add the partial remainder and the divisor. (e) Subtract the divisor from the partial remainder. (F) Set the carry flag based on the calculation result. (g) Shift the quotient register to the left by 1 bit. (H) Set the calculation flag. (li) If the arithmetic processing has not been completed, return to (c). (J) The result of the operation is set in the quotient register, the remainder is set in the dividend register, and the above flow is completed.
しかしながら、上記の構成では、除算演算の結
果の余りを被除数レジスタに設定する時に、最後
の演算処理の結果で演算フラグが０になる場合余
りの大きさが被除数分小さな値となり正しい余り
の値を得ることができない。 However, in the above configuration, when setting the remainder of the result of a division operation to the dividend register, if the operation flag becomes 0 as a result of the last operation, the size of the remainder will be smaller by the dividend, and the correct remainder value will be determined. can't get it.
発明の目的
本発明は、前記従来の問題点を解消し、除算演
算処理の最後に余り補正処理を行なうために、演
算回路の出力を直接被除数レジスタに設定する選
択回路を設け、余りの値を正しく得られる除算回
路を提供することを目的とする。OBJECTS OF THE INVENTION The present invention solves the above-mentioned conventional problems and performs remainder correction processing at the end of division operation processing by providing a selection circuit that directly sets the output of an arithmetic circuit to the dividend register. The purpose of this invention is to provide a division circuit that can obtain correct results.
発明の構成
本発明は、除算演算処理の最後に余り補正処理
を行なうために、演算回路の出力を直接被除数レ
ジスタに設定する選択回路を設け、余りの値を正
しく得られるものである。Structure of the Invention The present invention provides a selection circuit that directly sets the output of the arithmetic circuit to the dividend register in order to perform remainder correction processing at the end of the division arithmetic processing, so that the remainder value can be obtained correctly.
実施例の説明
第３図は本発明の一実施例における除算回路の
構成を示す。DESCRIPTION OF THE EMBODIMENTS FIG. 3 shows the configuration of a division circuit in an embodiment of the present invention.
第３図において、１は除算演算の始めに被除数
を入力し、除算演算の間は部分剰余を保持し、除
算演算の終了時には除算結果の余りを保持する被
除数レジスタ、２は除数を入力し、除算演算の
間、値を保持する除数レジスタ、３は被除数レジ
スタ１の値と除数レジスタ２の値との加減算を行
なう演算回路、４は演算回路３の演算を示す演算
フラグ、５は演算回路３の演算結果によるキヤリ
出力を保持するキヤリフラグ、６は演算回路３の
出力を被除数レジスタ１に入力する時に左に１ビ
ツトシフトするシフタ、７は演算の結果の商を保
持する商レジスタ、８はキヤリフラグ５より、次
の演算フラグを生成する演算制御回路、９は除算
演算処理を制御するタイミング制御回路、１０は
演算回路３の出力を１ビツトシフトしたシフタ６
の出力が演算回路３の出力かを選択する選択回路
である。 In FIG. 3, 1 is a dividend register that inputs the dividend at the beginning of the division operation, holds the partial remainder during the division operation, and holds the remainder of the division result at the end of the division operation, 2 inputs the divisor, 3 is an arithmetic circuit that performs addition and subtraction between the value of dividend register 1 and the value of divisor register 2; 4 is an arithmetic flag indicating the operation of arithmetic circuit 3; 5 is an arithmetic circuit 3 6 is a shifter that shifts the output of the arithmetic circuit 3 one bit to the left when inputting it to the dividend register 1, 7 is a quotient register that holds the quotient of the result of the operation, 8 is a carry flag 5 9 is an arithmetic control circuit that generates the next arithmetic flag, 9 is a timing control circuit that controls division arithmetic processing, and 10 is a shifter 6 that shifts the output of the arithmetic circuit 3 by 1 bit.
This is a selection circuit that selects whether the output of the arithmetic circuit 3 is the output of the arithmetic circuit 3 or not.
以上のように構成された本実施例の除算回路に
ついて以下にその動作を説明する。 The operation of the division circuit of this embodiment configured as described above will be explained below.
除算演算に必要な被除数および除数をそれぞれ
被除数レジスタ１と除数レジスタ２に入力する。
入力された被除数と除数は(2)式を満足する値を取
る。演算回路３の加算か減算かを示す演算フラグ
OPf4は、除算演算処理の間は(5)式となり、余り
補正時には、次のようになる。 The dividend and divisor necessary for the division operation are input into dividend register 1 and divisor register 2, respectively.
The input dividend and divisor take values that satisfy equation (2). Arithmetic flag indicating addition or subtraction of arithmetic circuit 3
OP f4 becomes Equation (5) during the division operation process, and becomes as follows when correcting the remainder.
OPf＝１、補正を加えない場合
０、加算補正をする場合 ……(6)
除算演算の始めに演算フラグ４を１に設定す
る。演算フラグ４に従つて演算回路３は被除数レ
ジスタ１の値から除数レジスタ２の値を減算す
る。 OP f = 1, 0 if no correction is made, and 0 if additive correction is made... (6) Set operation flag 4 to 1 at the beginning of the division operation. According to the calculation flag 4, the calculation circuit 3 subtracts the value of the divisor register 2 from the value of the dividend register 1.
演算回路３の加減算の結果によりオーバーフロ
ーが発生した場合は、キヤリフラグ５を１に設定
し、オーバーフローが発生しない場合は、キヤリ
フラグ５を０に設定する。このキヤリフラグ５を
商レジスタの右入力より入力し、商レジスタを左
に１ビツトシフトする。キヤリフラグ５は演算制
御回路８を通して、演算フラグ４に入力される。
演算回路３の出力はシフタ６を通して左に１ビツ
トシフトし、被除数レジスタ１に入力される。 If an overflow occurs as a result of addition or subtraction in the arithmetic circuit 3, the carry flag 5 is set to 1, and if no overflow occurs, the carry flag 5 is set to 0. This carry flag 5 is input from the right input of the quotient register, and the quotient register is shifted one bit to the left. The carry flag 5 is input to the calculation flag 4 through the calculation control circuit 8.
The output of the arithmetic circuit 3 is shifted to the left by one bit through a shifter 6, and is input to the dividend register 1.
被除数と除数との加減算およびシフトは、除数
の語長＋１回演算を繰り返す。除算演算処理の最
後の演算により、次の演算フラグ４が０に設定さ
れた場合、被除数レジスタ１に入力された余りは
除数の値分小さな値になる。従つて、演算フラグ
４が０の場合は除数を加算して余りを補正し、選
択回路１０より演算回路３の出力を被除数レジス
タ１に入力する。 Addition, subtraction, and shifting between the dividend and the divisor are performed by repeating the word length of the divisor + one time. When the next operation flag 4 is set to 0 by the last operation of the division operation process, the remainder input to the dividend register 1 becomes a smaller value by the value of the divisor. Therefore, when the calculation flag 4 is 0, the divisor is added to correct the remainder, and the selection circuit 10 inputs the output of the calculation circuit 3 to the dividend register 1.
除算演算の結果、商は商レジスタに、余りは被
除数レジスタに設定される。 As a result of the division operation, the quotient is set in the quotient register and the remainder is set in the dividend register.
以上の動作の流れを第４図に示すフローチヤー
トで説明する。 The flow of the above operation will be explained using the flowchart shown in FIG.
(イ)被除数および除数をそれぞれ被除数レジスタ
と除数レジスタに入力する。(ロ)演算フラグを１に
設定する。(ハ)演算フラグが０ならば加算を、１な
らば減算を実行する。(ニ)部分剰余と除数との加算
を行なう。(ホ)部分剰余から除数を減算する。(ヘ)演
算結果よりキヤリフラグを設定する。(ト)商レジス
タを左に１ビツトシフトする。(チ)演算フラグを設
定する。(リ)演算処理が終了していなければ(ハ)に戻
る。（ヌ）演算フラグが０ならば補正を行なう。
（ル）余りに除数を加算する。（ヲ）演算結果を商
レジスタに、余りは被除数レジスタに設定され、
以上の流れを終了する。 (b) Input the dividend and divisor into the dividend register and divisor register, respectively. (b) Set the calculation flag to 1. (c) If the operation flag is 0, addition is executed; if it is 1, subtraction is executed. (d) Add the partial remainder and the divisor. (e) Subtract the divisor from the partial remainder. (F) Set the carry flag based on the calculation result. (g) Shift the quotient register to the left by 1 bit. (H) Set the calculation flag. (li) If the arithmetic processing has not been completed, return to (c). (J) If the calculation flag is 0, correction is performed.
(l) Add the divisor to the remainder. (w) The operation result is set in the quotient register, the remainder is set in the dividend register,
The above flow ends.
発明の効果
本発明の除算回路は、部分剰余と除数との加減
算により生じるオーバーフローによつて演算フラ
グを操作して、次の演算を実行し、演算の結果を
シフトして部分剰余を生成して、除算演算の最後
で演算フラグにより余り補正処理をして正しい値
の余りを得ることができ、その実用的効果は大き
い。Effects of the Invention The division circuit of the present invention operates the operation flag by the overflow caused by addition and subtraction between the partial remainder and the divisor, executes the next operation, and shifts the result of the operation to generate the partial remainder. , at the end of the division operation, a correct remainder can be obtained by correcting the remainder using the operation flag, which has a great practical effect.
第１図は、従来の除算回路の構成を示すブロツ
ク図、第２図は、従来の除算回路の動作を示すフ
ローチヤート、第３図は、本発明の一実施例にお
ける除算回路の構成を示すブロツク図、第４図
は、本発明の除算回路の動作を示すフローチヤー
トである。
１……被除数レジスタ、２……除数レジスタ、
３……演算回路、４……演算フラグ、５……キヤ
リフラグ、６……シフタ、７……商レジスタ、８
……演算制御回路、９……タイミング制御回路、
１０……選択回路。
FIG. 1 is a block diagram showing the configuration of a conventional division circuit, FIG. 2 is a flowchart showing the operation of the conventional division circuit, and FIG. 3 is a diagram showing the configuration of a division circuit in an embodiment of the present invention. The block diagram, FIG. 4, is a flowchart showing the operation of the division circuit of the present invention. 1...Dividend register, 2...Divisor register,
3... Arithmetic circuit, 4... Arithmetic flag, 5... Carry flag, 6... Shifter, 7... Quotient register, 8
... Arithmetic control circuit, 9 ... Timing control circuit,
10...Selection circuit.
Claims (1)
保持し、演算の終了時には余りを保持する被除数
レジスタと、除数を入力し、除算演算の間、除数
を保持する除数レジスタと、前記被除数レジスタ
の値と前記除数レジスタの値との加減算を行なう
演算回路と、前記演算回路の演算を示す演算フラ
グと、前記演算回路の演算結果によるキヤリ出力
を保持するキヤリフラグと、前記演算回路の出力
を左に１ビツト分シフトするシフタと、前記演算
回路の出力とシフタの出力とを選択して被除数レ
ジスタに入力する選択回路と、演算の結果の商を
保持する商レジスタと、演算処理を制御するタイ
ミング制御回路と、部分剰余と除数との加減算に
より生じるオーバーフローより演算フラグを操作
する演算制御回路とを備え、部分剰余と除数との
加減算により生じるオーバーフローによつて演算
フラグを操作して、次の演算を実行し、演算の結
果を１ビツトシフトして部分剰余を生成して、除
算演算の最後で除算演算の余りの補正を行なうこ
とを特徴とする除算回路。1. A dividend register that inputs a dividend, holds a partial remainder during a division operation, and holds the remainder at the end of the operation, a divisor register that inputs a divisor, and holds the divisor during a division operation, and the dividend register. an arithmetic circuit that performs addition and subtraction between the value of the arithmetic circuit and the value of the divisor register; an arithmetic flag that indicates the arithmetic operation of the arithmetic circuit; a carry flag that holds a carry output based on the arithmetic result of the arithmetic circuit; a shifter for shifting by one bit, a selection circuit for selecting the output of the arithmetic circuit and the output of the shifter and inputting it to the dividend register, a quotient register for holding the quotient of the result of the arithmetic operation, and a timing for controlling the arithmetic processing. It includes a control circuit and an arithmetic control circuit that operates an arithmetic flag based on an overflow caused by addition/subtraction between a partial remainder and a divisor, and operates the arithmetic flag based on an overflow caused by addition/subtraction between a partial remainder and a divisor to perform the next operation. A division circuit characterized in that it executes the operation, shifts the result of the operation by one bit to generate a partial remainder, and corrects the remainder of the division operation at the end of the division operation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105280A JPS60247736A (en) | 1984-05-24 | 1984-05-24 | division circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105280A JPS60247736A (en) | 1984-05-24 | 1984-05-24 | division circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247736A JPS60247736A (en) | 1985-12-07 |
| JPH0337212B2 true JPH0337212B2 (en) | 1991-06-04 |
Family
ID=14403260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105280A Granted JPS60247736A (en) | 1984-05-24 | 1984-05-24 | division circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247736A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346539A (en) * | 1986-08-14 | 1988-02-27 | Toshiba Corp | Dividing circuit |
| CA1252213A (en) * | 1986-08-28 | 1989-04-04 | Andrew G. Deczky | Digital signal processor with divide function |
| JPH02194430A (en) * | 1989-01-24 | 1990-08-01 | Oki Electric Ind Co Ltd | Divider |
-
1984
- 1984-05-24 JP JP59105280A patent/JPS60247736A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60247736A (en) | 1985-12-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |