JPH0337212B2

JPH0337212B2 -

Info

Publication number: JPH0337212B2
Application number: JP59105280A
Authority: JP
Inventors: Juji Tanigawa; Toshiaki Suzuki
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1984-05-24
Filing date: 1984-05-24
Publication date: 1991-06-04
Also published as: JPS60247736A

Description

【発明の詳細な説明】産業上の利用分野本発明は、デジタル計算機の基本演算の一つで
ある除算を実行する除算回路に関するものであ
る。

従来例の構成とその問題点デジタル計算機の処理速度が向上し、基本演算
の処理速度を向上するために専用の除乗算回路を
備えている。

以下に従来の除算回路について説明する。

第１図は、従来の除算回路の構成図を示す。

１は除算演算の始めに被除数を入力し、除算演
算の間は部分剰余を保持し、除算演算の終了時に
は除算結果の余りを保持する被除数レジスタ、２
は除数を入力し、除算演算の間、値を保持する除
数レジスタ、３は被除数レジスタ１の値と除数レ
ジスタ２の値との加減算をする演算回路、４は演
算回路３の演算を示す演算フラグ、５は演算回路
３の演算結果によるキヤリ出力を保持するキヤリ
フラグ、６は演算回路３の出力を被除数レジスタ
１に入力する時に左に１ビツトシフトするシフ
タ、７は演算の結果の商を保持する商レジスタ、
８はキヤリフラグ５より、次の演算フラグを生成
する演算制御回路、９は除算演算処理を制御する
タイミング制御回路である。

以上のように構成された従来の除算回路につい
て、以下にその動作を説明する。

非回復型除算では状況に応じて商として＋１か
−１かを選択する。商の選択過程では、それぞれ
の選択により生じた誤差をその後のステツプで補
正し、補正のために生じる加算、減算、シフトに
よる余分な遅れを除去する。

商の選択範囲は次式で与えられる。

｜R^(j+1)｜＜｜Ｄ｜ ……(1) 絶対値は、それぞれの部分剰余R^(j+1)（ｊ＝０、
１、……、ｎ−１）が正または負の数をとりうる
ことを示している。ここで除数Ｄが、正の数のみ
をとりうるとすると、(1)式は次のように書き換え
られる。

｜R^(j+1)｜＜Ｄ ……(2) (2)式より、剰余の絶対値が除数より小さい限
り、負の剰数を正に回復する必要はない。従つ
て、それぞれの繰り返しにおいて部分剰余から除
数を加算か減算かを行なう。それぞれのステツプ
で行なわれる操作は次式で示される。

R^(j+1)＝2R^(j)−Ｄ、2R^(j)＞０の
場合 2R^(j)＋Ｄ、2R^(j)＜０の場合 ……(3) 上式に対応する商は、次のように決められる。

q_j+1＝１、０＜2R^(j)＜2Dの場合 −１、−2D＜2R^(j)＜2Dの場合 ……(4) 以上のアルゴリズムに従つて、以下に回路の動
作を説明する。

除算演算に必要な被除数および除数をそれぞれ
被除数レジスタ１と除数レジスタ２に入力する。
入力された被除数および除数は(2)式を満足する値
をとる。演算回路３の加算か減算かを示す演算フ
ラグOP_f4は、(3)式に対応し、次のようになる。

OP_f＝１、減算の場合０、加算の場合 ……(5) 除算演算の始めに演算フラグ４を１に設定す
る。演算フラグ４に従つて演算回路３は被除数レ
ジスタ１の値から除数レジスタ２の値を減算す
る。

演算回路３の加減算の結果によりオーバーフロ
ーが発生した場合は、キヤリフラグ５を１に設定
し、オーバーフローが発生しない場合は、キヤリ
フラグ５を０に設定する。このキヤリフラグ５を
商レジスタの右入力より入力し、商レジスタを左
に１ビツトシフトする。キヤリフラグ５は演算制
御回路８を通して、演算フラグ４に入力される。
演算回路３の出力はシフタ６を通して左に１ビツ
トシフトし、被除数レジスタ１に入力される。

被除数と除数との加減算およびシフトは、除数
の語長＋１回演算を繰り返す。

除算処理の結果、商は商レジスタに、余りは被
除数レジスタに設定される。

以上の動作の流れを第２図に示すフローチヤー
トで説明する。

(イ)被除数および除数をそれぞれ被除数レジスタ
と除数レジスタに入力する。(ロ)演算フラグを１に
設定する。(ハ)演算フラグが０ならば加算を、１な
らば減算を実行する。(ニ)部分剰余と除数との加算
を行なう。(ホ)部分剰余から除数を減算する。(ヘ)演
算結果よりキヤリフラグを設定する。(ト)商レジス
タを左に１ビツトシフトする。(チ)演算フラグを設
定する。(リ)演算処理が終了していなければ(ハ)に戻
る。（ヌ）演算の結果を商レジスタに、余りは被
除数レジスタに設定され、以上の流れを終了す
る。

しかしながら、上記の構成では、除算演算の結
果の余りを被除数レジスタに設定する時に、最後
の演算処理の結果で演算フラグが０になる場合余
りの大きさが被除数分小さな値となり正しい余り
の値を得ることができない。

発明の目的本発明は、前記従来の問題点を解消し、除算演
算処理の最後に余り補正処理を行なうために、演
算回路の出力を直接被除数レジスタに設定する選
択回路を設け、余りの値を正しく得られる除算回
路を提供することを目的とする。

発明の構成本発明は、除算演算処理の最後に余り補正処理
を行なうために、演算回路の出力を直接被除数レ
ジスタに設定する選択回路を設け、余りの値を正
しく得られるものである。

実施例の説明第３図は本発明の一実施例における除算回路の
構成を示す。

第３図において、１は除算演算の始めに被除数
を入力し、除算演算の間は部分剰余を保持し、除
算演算の終了時には除算結果の余りを保持する被
除数レジスタ、２は除数を入力し、除算演算の
間、値を保持する除数レジスタ、３は被除数レジ
スタ１の値と除数レジスタ２の値との加減算を行
なう演算回路、４は演算回路３の演算を示す演算
フラグ、５は演算回路３の演算結果によるキヤリ
出力を保持するキヤリフラグ、６は演算回路３の
出力を被除数レジスタ１に入力する時に左に１ビ
ツトシフトするシフタ、７は演算の結果の商を保
持する商レジスタ、８はキヤリフラグ５より、次
の演算フラグを生成する演算制御回路、９は除算
演算処理を制御するタイミング制御回路、１０は
演算回路３の出力を１ビツトシフトしたシフタ６
の出力が演算回路３の出力かを選択する選択回路
である。

以上のように構成された本実施例の除算回路に
ついて以下にその動作を説明する。

除算演算に必要な被除数および除数をそれぞれ
被除数レジスタ１と除数レジスタ２に入力する。
入力された被除数と除数は(2)式を満足する値を取
る。演算回路３の加算か減算かを示す演算フラグ
OP_f4は、除算演算処理の間は(5)式となり、余り
補正時には、次のようになる。

OP_f＝１、補正を加えない場合０、加算補正をする場合 ……(6) 除算演算の始めに演算フラグ４を１に設定す
る。演算フラグ４に従つて演算回路３は被除数レ
ジスタ１の値から除数レジスタ２の値を減算す
る。

被除数と除数との加減算およびシフトは、除数
の語長＋１回演算を繰り返す。除算演算処理の最
後の演算により、次の演算フラグ４が０に設定さ
れた場合、被除数レジスタ１に入力された余りは
除数の値分小さな値になる。従つて、演算フラグ
４が０の場合は除数を加算して余りを補正し、選
択回路１０より演算回路３の出力を被除数レジス
タ１に入力する。

除算演算の結果、商は商レジスタに、余りは被
除数レジスタに設定される。

以上の動作の流れを第４図に示すフローチヤー
トで説明する。

(イ)被除数および除数をそれぞれ被除数レジスタ
と除数レジスタに入力する。(ロ)演算フラグを１に
設定する。(ハ)演算フラグが０ならば加算を、１な
らば減算を実行する。(ニ)部分剰余と除数との加算
を行なう。(ホ)部分剰余から除数を減算する。(ヘ)演
算結果よりキヤリフラグを設定する。(ト)商レジス
タを左に１ビツトシフトする。(チ)演算フラグを設
定する。(リ)演算処理が終了していなければ(ハ)に戻
る。（ヌ）演算フラグが０ならば補正を行なう。
（ル）余りに除数を加算する。（ヲ）演算結果を商
レジスタに、余りは被除数レジスタに設定され、
以上の流れを終了する。

発明の効果本発明の除算回路は、部分剰余と除数との加減
算により生じるオーバーフローによつて演算フラ
グを操作して、次の演算を実行し、演算の結果を
シフトして部分剰余を生成して、除算演算の最後
で演算フラグにより余り補正処理をして正しい値
の余りを得ることができ、その実用的効果は大き
い。

【図面の簡単な説明】

第１図は、従来の除算回路の構成を示すブロツ
ク図、第２図は、従来の除算回路の動作を示すフ
ローチヤート、第３図は、本発明の一実施例にお
ける除算回路の構成を示すブロツク図、第４図
は、本発明の除算回路の動作を示すフローチヤー
トである。１……被除数レジスタ、２……除数レジスタ、
３……演算回路、４……演算フラグ、５……キヤ
リフラグ、６……シフタ、７……商レジスタ、８
……演算制御回路、９……タイミング制御回路、
１０……選択回路。

Claims

【特許請求の範囲】

１被除数を入力し、除算演算の間、部分剰余を
保持し、演算の終了時には余りを保持する被除数
レジスタと、除数を入力し、除算演算の間、除数
を保持する除数レジスタと、前記被除数レジスタ
の値と前記除数レジスタの値との加減算を行なう
演算回路と、前記演算回路の演算を示す演算フラ
グと、前記演算回路の演算結果によるキヤリ出力
を保持するキヤリフラグと、前記演算回路の出力
を左に１ビツト分シフトするシフタと、前記演算
回路の出力とシフタの出力とを選択して被除数レ
ジスタに入力する選択回路と、演算の結果の商を
保持する商レジスタと、演算処理を制御するタイ
ミング制御回路と、部分剰余と除数との加減算に
より生じるオーバーフローより演算フラグを操作
する演算制御回路とを備え、部分剰余と除数との
加減算により生じるオーバーフローによつて演算
フラグを操作して、次の演算を実行し、演算の結
果を１ビツトシフトして部分剰余を生成して、除
算演算の最後で除算演算の余りの補正を行なうこ
とを特徴とする除算回路。