JPH0337867B2 - - Google Patents
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- JPH0337867B2 JPH0337867B2 JP59137145A JP13714584A JPH0337867B2 JP H0337867 B2 JPH0337867 B2 JP H0337867B2 JP 59137145 A JP59137145 A JP 59137145A JP 13714584 A JP13714584 A JP 13714584A JP H0337867 B2 JPH0337867 B2 JP H0337867B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory device
- polycrystalline silicon
- wiring layer
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特にMISFET型
半導体装置によつて構成したFlip−Flop型の半導
体記憶装置に向けられた発明である。
半導体装置によつて構成したFlip−Flop型の半導
体記憶装置に向けられた発明である。
半導体メモリデバイスとして、４つの
MISFETより成るフリツプフロツプ型のダイナ
ミツクメモリ方式の半導体メモリデバイスが米国
特許第3541530号によつて知られている。このダ
イナミツクメモリ方式の半導体記憶装置は常に電
源から電流を流して情報を保持するものではない
ため無駄な消費電力が生じない。また、メモリセ
ルの面積も小さく出来る。しかしながら、リーク
によつて記憶情報が消失するので定期的にリフレ
ツシユを行う必要がある。このため、複雑なリフ
レツシユの周辺回路が必要となる。
MISFETより成るフリツプフロツプ型のダイナ
ミツクメモリ方式の半導体メモリデバイスが米国
特許第3541530号によつて知られている。このダ
イナミツクメモリ方式の半導体記憶装置は常に電
源から電流を流して情報を保持するものではない
ため無駄な消費電力が生じない。また、メモリセ
ルの面積も小さく出来る。しかしながら、リーク
によつて記憶情報が消失するので定期的にリフレ
ツシユを行う必要がある。このため、複雑なリフ
レツシユの周辺回路が必要となる。
一方、スタチツクメモリ方式の半導体メモリデ
バイスにおいては、負荷用MISFETと駆動用
MISFETとから成る２つのインバータ回路がク
ロスカツプルされて成るフリツプフロツプ型のメ
モリデバイスが米国特許第3560764号によつて知
られている。この種のメモリデバイスは上述した
ダイナミツクメモリ方式の半導体メモリデバイス
で用いられるリフレツシユ回路が不要である。し
かしながら、消費電力が大きい。この消費電力を
小さくするためにはメモリデバイスの負荷用
MISFETにおけるチヤンネル導電率β（チヤンネ
ル幅Ｗ／チヤンネル長ｌ）を小さくすることが必
要である。その結果として、チヤンネル長ｌを長
くせざるを得ない。したがつて、負荷用
MISFETのサイズが大きくなり、集積密度が悪
くなるという問題が生じる。そこで、負荷手段を
小さくし、集積密度を向上させるために、負荷用
MISFETに代わりにイオン打込みによつて高抵
抗とした多結晶シリコンを負荷手段とすることが
特開昭50−11644号公報によつて知られている。
しかしながらメモリセルの占有面積をダイナミツ
クメモリ方式のメモリセルの占有面積ほど小さく
することは困難である。
バイスにおいては、負荷用MISFETと駆動用
MISFETとから成る２つのインバータ回路がク
ロスカツプルされて成るフリツプフロツプ型のメ
モリデバイスが米国特許第3560764号によつて知
られている。この種のメモリデバイスは上述した
ダイナミツクメモリ方式の半導体メモリデバイス
で用いられるリフレツシユ回路が不要である。し
かしながら、消費電力が大きい。この消費電力を
小さくするためにはメモリデバイスの負荷用
MISFETにおけるチヤンネル導電率β（チヤンネ
ル幅Ｗ／チヤンネル長ｌ）を小さくすることが必
要である。その結果として、チヤンネル長ｌを長
くせざるを得ない。したがつて、負荷用
MISFETのサイズが大きくなり、集積密度が悪
くなるという問題が生じる。そこで、負荷手段を
小さくし、集積密度を向上させるために、負荷用
MISFETに代わりにイオン打込みによつて高抵
抗とした多結晶シリコンを負荷手段とすることが
特開昭50−11644号公報によつて知られている。
しかしながらメモリセルの占有面積をダイナミツ
クメモリ方式のメモリセルの占有面積ほど小さく
することは困難である。
したがつて、ダイナミツクメモリ方式のメモリ
デバイス程度に集積密度を小さくし、かつリフレ
ツシユが容易なメモリデバイスが望まれた。
デバイス程度に集積密度を小さくし、かつリフレ
ツシユが容易なメモリデバイスが望まれた。
本発明の１つの目的は、セル自体はスタチツク
メモリ方式で働かせ、すなわち電荷のもれた分を
高抵抗素子で常に補償し、データラインは４つの
MISFETSより成るフリツプフロツプ型のメモリ
セルの如くダイナミツクメモリ方式で動作する半
導体メモリデバイスを提供することにある。
メモリ方式で働かせ、すなわち電荷のもれた分を
高抵抗素子で常に補償し、データラインは４つの
MISFETSより成るフリツプフロツプ型のメモリ
セルの如くダイナミツクメモリ方式で動作する半
導体メモリデバイスを提供することにある。
本発明の他の目的は、４つのMISFETSより成
るフリツプフロツプ型のメモリセルとほぼ等しい
セル面積をもつたスタチツクメモリ方式の半導体
メモリ装置を提供することにある。
るフリツプフロツプ型のメモリセルとほぼ等しい
セル面積をもつたスタチツクメモリ方式の半導体
メモリ装置を提供することにある。
本発明の他の目的は、半導体メモリ装置に適し
た半導体インバータ素子及びその製造方法を提供
することにある。
た半導体インバータ素子及びその製造方法を提供
することにある。
本発明のさらに他の目的は、多層配線構造にし
てより高集積化されたMIS型半導体メモリデバイ
スを提供することにある。
てより高集積化されたMIS型半導体メモリデバイ
スを提供することにある。
本発明の一実施例は４つのMISFETSにより書
き込み情報である電荷を情報蓄積手段に保持する
ダイナミツクフリツプフロツプ型のメモリセルを
構成し、上記情報蓄積手段から電荷がリークする
分を電源電圧ラインに接続されている高抵抗多結
晶シリコンより成る負荷手段を通して上記情報蓄
積手段へ補充するものである。
き込み情報である電荷を情報蓄積手段に保持する
ダイナミツクフリツプフロツプ型のメモリセルを
構成し、上記情報蓄積手段から電荷がリークする
分を電源電圧ラインに接続されている高抵抗多結
晶シリコンより成る負荷手段を通して上記情報蓄
積手段へ補充するものである。
本願発明の目的、特徴、効果は図面にもとづい
た以下の望ましい実施例の説明から明らかに理解
されるであろう。
た以下の望ましい実施例の説明から明らかに理解
されるであろう。
第１図において、
一点鎖線で示す部分１は半導体基板表面に基板
と逆導電型の不純物を選択拡散することにより形
成した拡散層、破線で示す部分２ａ，２ｂ，２ｃ
は多結晶シリコン層で、２ａが電源ライン（VDD
Line）、２ｂが伝送用FETQ3，Q4の一端、駆
動用FETQ1，Q2のソースと駆動用FETQ2，Q1の
ゲートと負荷抵抗R1，R2とを接続するライン、
２ｃがワードライン（Word Line）である。３
ａ，３ｂは負荷用抵抗R1，R2を構成する多結晶
シリコン層で３ａがR1、３ｂがR2である。これ
は上記多結晶シリコン層２ａ，２ｂと一体に形成
されているが、それよりも不純物濃度が低く高比
抵抗となつている。
と逆導電型の不純物を選択拡散することにより形
成した拡散層、破線で示す部分２ａ，２ｂ，２ｃ
は多結晶シリコン層で、２ａが電源ライン（VDD
Line）、２ｂが伝送用FETQ3，Q4の一端、駆
動用FETQ1，Q2のソースと駆動用FETQ2，Q1の
ゲートと負荷抵抗R1，R2とを接続するライン、
２ｃがワードライン（Word Line）である。３
ａ，３ｂは負荷用抵抗R1，R2を構成する多結晶
シリコン層で３ａがR1、３ｂがR2である。これ
は上記多結晶シリコン層２ａ，２ｂと一体に形成
されているが、それよりも不純物濃度が低く高比
抵抗となつている。
５ａ，５ｂ，５ｃはアルミニウム電極配線膜
で、５ａがトルーデイジツトライン（ｄ
Line）、５ｂが接地ライン（GND Line）、５ｃ
がバーデイジツトライン（ Line）である。
６ａ，６ｂは伝送用FETQ3，Q4の他端部を構成
する拡散層と電極配線部とのコンタクト部分、２
点鎖線で示す部分７ａ，７ｂは駆動用FETQ1，
Q2のシリコンゲートと伝送用FETQ3，Q4の一端
部を構成する拡散層とのコンタクト部分であり、
多結晶シリコン層によつて直接拡散層にコンタク
トされている部分である。この部分のコンタクト
技術をダイレクトコンタクトと称している。
で、５ａがトルーデイジツトライン（ｄ
Line）、５ｂが接地ライン（GND Line）、５ｃ
がバーデイジツトライン（ Line）である。
６ａ，６ｂは伝送用FETQ3，Q4の他端部を構成
する拡散層と電極配線部とのコンタクト部分、２
点鎖線で示す部分７ａ，７ｂは駆動用FETQ1，
Q2のシリコンゲートと伝送用FETQ3，Q4の一端
部を構成する拡散層とのコンタクト部分であり、
多結晶シリコン層によつて直接拡散層にコンタク
トされている部分である。この部分のコンタクト
技術をダイレクトコンタクトと称している。
第２図は第１図に示す半導体メモリデバイス
（メモリセル）semiconductor memory device
（memory cell）の回路図である。同図において、
破線枠内に示す部分はすべて同時に形成された多
結晶シリコン層により成つている。すなわち、電
源電圧を印加するための電源電圧ライン（VDD
line）も、外部引き出しリードとの接続のための
ワイヤーをボンデイングする部分（wire
bonding pad）以外はすべて多結晶シリコン層よ
り成つている。Junctures Da、Dbはそれぞれ第
１図に示すダイレクトコンタクト部７ａ，７ｂで
ある。
（メモリセル）semiconductor memory device
（memory cell）の回路図である。同図において、
破線枠内に示す部分はすべて同時に形成された多
結晶シリコン層により成つている。すなわち、電
源電圧を印加するための電源電圧ライン（VDD
line）も、外部引き出しリードとの接続のための
ワイヤーをボンデイングする部分（wire
bonding pad）以外はすべて多結晶シリコン層よ
り成つている。Junctures Da、Dbはそれぞれ第
１図に示すダイレクトコンタクト部７ａ，７ｂで
ある。
第３図は第１図のメモリセルが４個配列された
レイアウト図である。図において、破線で示した
のが多結晶シリコン層、実線で示したのがアルミ
ニウム（Al）配線層、２点鎖線で示したのがダ
イレクトコンタクト部である。拡散領域は図を簡
単化するため省略した。さらに図において、C11，
C12は第１のメモリセルにおける拡散層とAlより
成るデジツトラインのコンタクト部で他のメモリ
セル（図示せず）におけるコンタクトを共用して
いる。同様に、C21，C22は第２のメモリセルにお
けるコンタクト部、C31，C32は第３のメモリセル
におけるコンタクト部そして、C41，C42は第４の
メモリセルにおけるコンタクト部であり、これら
もそれぞれ他のメモリセル（図示せず）のコンタ
クトを共用している。Alとのコンタクトは、デ
ジツトラインに対しては２個とも他のメモリセル
に対して共用していることになるから、１つのメ
モリセルから見れば実質的に１個ですみ、また、
G1，G2，G3，G4はそれぞれ第１、第２、第３、
第４のメモリセルにおける接地ラインと拡散層
（ソース領域）とのコンタクト部である。接地ラ
インとのコンタクトは１つのメモリセルに対して
１個必要であるから、結果として１つのメモリセ
ルに対しては２個ですむ。R1，R2は第１のメモ
リセルの負荷抵抗、R3，R4は第２のメモリセル
の負荷抵抗、R5，R6は第３のメモリセルの負荷
抵抗、そして、R7，R8は第４のメモリセルの負
荷抵抗を示す。４つのメモリセルの配列について
見れば図から明らかなように、C21，C22，G2，
R3，R4で示した第２のメモリセルはC11，C12，
G1，R1，R4で示した第１のメモリセルを横にシ
フトした状態で配列される。また、C31，C32，
G3，R5，R6で示した第３のメモリセルは第１の
メモリセルを点“Ａ”を中心として180°回転した
状態で配列される。さらに、C41，C42，G4，R7，
R8で示した第４のメモリセルは第３のメモリセ
ルを横にシフトした状態で配列される。このよう
な４つのメモリセルは、さらにL1−L1線および
L2−L2線を線対称として縦方向（又は列方向）
に配列される。また、横方向（又は行方向）には
そのままシフト（shift）した状態に配列されメ
モリマトリクスを構成する。
レイアウト図である。図において、破線で示した
のが多結晶シリコン層、実線で示したのがアルミ
ニウム（Al）配線層、２点鎖線で示したのがダ
イレクトコンタクト部である。拡散領域は図を簡
単化するため省略した。さらに図において、C11，
C12は第１のメモリセルにおける拡散層とAlより
成るデジツトラインのコンタクト部で他のメモリ
セル（図示せず）におけるコンタクトを共用して
いる。同様に、C21，C22は第２のメモリセルにお
けるコンタクト部、C31，C32は第３のメモリセル
におけるコンタクト部そして、C41，C42は第４の
メモリセルにおけるコンタクト部であり、これら
もそれぞれ他のメモリセル（図示せず）のコンタ
クトを共用している。Alとのコンタクトは、デ
ジツトラインに対しては２個とも他のメモリセル
に対して共用していることになるから、１つのメ
モリセルから見れば実質的に１個ですみ、また、
G1，G2，G3，G4はそれぞれ第１、第２、第３、
第４のメモリセルにおける接地ラインと拡散層
（ソース領域）とのコンタクト部である。接地ラ
インとのコンタクトは１つのメモリセルに対して
１個必要であるから、結果として１つのメモリセ
ルに対しては２個ですむ。R1，R2は第１のメモ
リセルの負荷抵抗、R3，R4は第２のメモリセル
の負荷抵抗、R5，R6は第３のメモリセルの負荷
抵抗、そして、R7，R8は第４のメモリセルの負
荷抵抗を示す。４つのメモリセルの配列について
見れば図から明らかなように、C21，C22，G2，
R3，R4で示した第２のメモリセルはC11，C12，
G1，R1，R4で示した第１のメモリセルを横にシ
フトした状態で配列される。また、C31，C32，
G3，R5，R6で示した第３のメモリセルは第１の
メモリセルを点“Ａ”を中心として180°回転した
状態で配列される。さらに、C41，C42，G4，R7，
R8で示した第４のメモリセルは第３のメモリセ
ルを横にシフトした状態で配列される。このよう
な４つのメモリセルは、さらにL1−L1線および
L2−L2線を線対称として縦方向（又は列方向）
に配列される。また、横方向（又は行方向）には
そのままシフト（shift）した状態に配列されメ
モリマトリクスを構成する。
次に、メモリセル内のMISFET部と負荷抵抗
部について説明する。
部について説明する。
第４Ａ図はMISFETであり、特に多層配線化
しやすいLOCOS（LocalOxidation of Silicon）
構造を示す。１は拡散層、８ａは半導体表面パツ
シペーシヨン用SiO2膜、８ｂはゲート絶縁膜、
９は半導体基板である。
しやすいLOCOS（LocalOxidation of Silicon）
構造を示す。１は拡散層、８ａは半導体表面パツ
シペーシヨン用SiO2膜、８ｂはゲート絶縁膜、
９は半導体基板である。
また、第４Ｂ図は負荷用多結晶シリコン層部分
を示す。２ａ，２ｂ，２ｃは低抵抗の多結晶シリ
コン層部で配線として用いられ、３ａは高抵抗の
多結晶シリコン層部で負荷抵抗として用いられ
る。４は、CVD−SiO2膜である。図は、不純物
が多結晶シリコン層に導入した直後を示す。
を示す。２ａ，２ｂ，２ｃは低抵抗の多結晶シリ
コン層部で配線として用いられ、３ａは高抵抗の
多結晶シリコン層部で負荷抵抗として用いられ
る。４は、CVD−SiO2膜である。図は、不純物
が多結晶シリコン層に導入した直後を示す。
記憶情報を保持するためには、負荷手段を通じ
てどの程度の電流を供給すればよいかについて示
すのが第５Ａ図（室温25℃の場合）と第５Ｂ図
（70℃の場合）である。これは、２つのメモリセ
ルにおける保持電流IDMと印加電圧VDMとの相関図
を４つのサンプルａ，ｂ，ｃ，ｄについて示す。
保持電流IDMおよび印加電圧VDMは、それぞれ第２
図に示された電源電圧ライン（VDD Line）に流
れる電流およびそのラインに供給される電圧であ
る。
てどの程度の電流を供給すればよいかについて示
すのが第５Ａ図（室温25℃の場合）と第５Ｂ図
（70℃の場合）である。これは、２つのメモリセ
ルにおける保持電流IDMと印加電圧VDMとの相関図
を４つのサンプルａ，ｂ，ｃ，ｄについて示す。
保持電流IDMおよび印加電圧VDMは、それぞれ第２
図に示された電源電圧ライン（VDD Line）に流
れる電流およびそのラインに供給される電圧であ
る。
この図からも明らかなように、室温25℃の場
合、もつとも大きな保持電流が必要とするサンプ
ルａにおいても電源電圧VDDが12Vの場合はメモ
リセル当り約５×10-8A、であり、これによつて
情報保持が可能である。したがつて、１メモリセ
ル当りの消費電力は0.6×10-6W（0.6μW）ですむ。
合、もつとも大きな保持電流が必要とするサンプ
ルａにおいても電源電圧VDDが12Vの場合はメモ
リセル当り約５×10-8A、であり、これによつて
情報保持が可能である。したがつて、１メモリセ
ル当りの消費電力は0.6×10-6W（0.6μW）ですむ。
なお、デバイスの温度が高くなると情報保持に
必要な電流は大きくなる。なぜならば、接合を通
じてリークする電流が温度上昇とともに大きくな
るからである。第５Ｂ図は第５Ａ図におけると同
じサンプルａ，ｂ，ｃ，ｄについて必要な保持電
流を示すもので、両図を比較すれば上述のことが
明らかとなる。
必要な電流は大きくなる。なぜならば、接合を通
じてリークする電流が温度上昇とともに大きくな
るからである。第５Ｂ図は第５Ａ図におけると同
じサンプルａ，ｂ，ｃ，ｄについて必要な保持電
流を示すもので、両図を比較すれば上述のことが
明らかとなる。
ところで、温度上昇によつてリーク電流が大き
くなるが、本発明によれば負荷手段として用いた
多結晶シリコン層の比抵抗が温度上昇によつて低
くなるので、リーク電流の増大に伴つて供給電流
が増大し、温度上昇によつて情報保持が不能にな
るというおそれはない。
くなるが、本発明によれば負荷手段として用いた
多結晶シリコン層の比抵抗が温度上昇によつて低
くなるので、リーク電流の増大に伴つて供給電流
が増大し、温度上昇によつて情報保持が不能にな
るというおそれはない。
なお、多結晶シリコン層の負荷手段を構成する
部分の抵抗は例えばイオン打込みによる不純物の
打込量の調節によつて行う。第６図はイオン打込
量と抵抗値R0と相関関係を示す相関図である。
イオン打込量が1015／cm3以下においては1010Ω／
□と抵抗値は略一定の値となり、抵抗値の制御が
容易である。もつとも、保持電流が大きい場合は
抵抗値を下げるためイオン打込量を増大させるこ
とが必要であることはいうまでもない。
部分の抵抗は例えばイオン打込みによる不純物の
打込量の調節によつて行う。第６図はイオン打込
量と抵抗値R0と相関関係を示す相関図である。
イオン打込量が1015／cm3以下においては1010Ω／
□と抵抗値は略一定の値となり、抵抗値の制御が
容易である。もつとも、保持電流が大きい場合は
抵抗値を下げるためイオン打込量を増大させるこ
とが必要であることはいうまでもない。
次に、第１図に示した本発明のメモリセル
（me−mory cell）を得る方法を第７Ａ乃至７Ｅ
図および第８図乃至８Ｅ図を用いて説明する。
（me−mory cell）を得る方法を第７Ａ乃至７Ｅ
図および第８図乃至８Ｅ図を用いて説明する。
(1) 比抵抗８〜20Ωcmを有する半導体基板を用意
し、この基板表面に厚さ1μの熱酸化膜を形成
する。
し、この基板表面に厚さ1μの熱酸化膜を形成
する。
(2) MISFETが形成されるべき部分の半導体基
板表面を露出するために熱酸化膜を選択的にエ
ツチングする。
板表面を露出するために熱酸化膜を選択的にエ
ツチングする。
(3) しかる後、露出した半導体基板表面に厚さ
750〜1000Åのゲート酸化膜（SiO2）１２を形
成する。（第７Ａ図、第８Ａ図参照） (4) 多結晶シリコン層と直接コンタクトを取るべ
き部分のゲート酸化膜１２を選択的にエツチン
グし、ダイレクトコンタクト穴１３，１４を形
成する。（第７Ｂ図、第８Ｂ図参照） (5) 酸化膜１１、ゲート酸化膜１２、コンタクト
穴１３，１４を有する半導体基板１０主表面全
体にシリコンをCVD（Chemical Vapor
Deposi−tion）法によりデポジツトし、厚さ
3000〜5000Åの多結晶シリコン層を形成する。
750〜1000Åのゲート酸化膜（SiO2）１２を形
成する。（第７Ａ図、第８Ａ図参照） (4) 多結晶シリコン層と直接コンタクトを取るべ
き部分のゲート酸化膜１２を選択的にエツチン
グし、ダイレクトコンタクト穴１３，１４を形
成する。（第７Ｂ図、第８Ｂ図参照） (5) 酸化膜１１、ゲート酸化膜１２、コンタクト
穴１３，１４を有する半導体基板１０主表面全
体にシリコンをCVD（Chemical Vapor
Deposi−tion）法によりデポジツトし、厚さ
3000〜5000Åの多結晶シリコン層を形成する。
(6) 多結晶シリコン層１４を選択的にエツチング
する。そして、残された多結晶シリコン層１４
をマスクとしてゲート酸化膜１２を選択的にエ
ツチングする。（第７Ｃ図、第８Ｃ図参照） (7) 半導体基板１０主表面全体にCVD法により
CVD−SiO2膜を2000〜3000Åの厚さにデポジ
ツトする。
する。そして、残された多結晶シリコン層１４
をマスクとしてゲート酸化膜１２を選択的にエ
ツチングする。（第７Ｃ図、第８Ｃ図参照） (7) 半導体基板１０主表面全体にCVD法により
CVD−SiO2膜を2000〜3000Åの厚さにデポジ
ツトする。
(8) 抵抗体とすべき多結晶シリコン層上のみ上記
CVD−SiO2膜１５を選択的に残す。
CVD−SiO2膜１５を選択的に残す。
(9) 多結晶シリコン層をマスクとして半導体基板
１０内にリンを拡散し、不純物濃度
1020atoms／cm3のソース領域１６およびドレイ
ン領域１７を形成する。この時、多結晶シリコ
ン層内にも不純物が導入されてゲート電極１
８、ダイレクトコンタクト７ｂ、Word line２
０およびVDD line２１を形成する。（第７Ｄ
図、第８Ｄ図参照） (10) 上記CVD−SiO2膜１５を除去し、半導体基
板１０主表面全体にPSG（Phospho−Sili−cate
−Glass）膜２０を7000〜9000Åの厚さに形成
する。
１０内にリンを拡散し、不純物濃度
1020atoms／cm3のソース領域１６およびドレイ
ン領域１７を形成する。この時、多結晶シリコ
ン層内にも不純物が導入されてゲート電極１
８、ダイレクトコンタクト７ｂ、Word line２
０およびVDD line２１を形成する。（第７Ｄ
図、第８Ｄ図参照） (10) 上記CVD−SiO2膜１５を除去し、半導体基
板１０主表面全体にPSG（Phospho−Sili−cate
−Glass）膜２０を7000〜9000Åの厚さに形成
する。
(11) しかる後、Alを半導体基板１０主表面に全
面蒸着し、厚さ1μのAl膜２１を形成する。
面蒸着し、厚さ1μのAl膜２１を形成する。
(12) 上記Al膜を選択的にエツチングし、接地ラ
イン（ground line）２２、およびdigit lines
２３，２４を形成する。（第７Ｅ図、第８Ｅ図
参照） 以上、本発明のメモリセルを得る方法を説明し
たがこの方法において、以下の変更が可能であ
る。
イン（ground line）２２、およびdigit lines
２３，２４を形成する。（第７Ｅ図、第８Ｅ図
参照） 以上、本発明のメモリセルを得る方法を説明し
たがこの方法において、以下の変更が可能であ
る。
(a) 負荷抵抗R1，R2の抵抗値を調整するため、
第６図の関係より上記工程(5)の後、多結晶シリ
コン層１４内に不純物のイオン打込みが成され
る。
第６図の関係より上記工程(5)の後、多結晶シリ
コン層１４内に不純物のイオン打込みが成され
る。
(b) 工程(6)の後にCVD−SiO2膜１５を形成した
が、ゲート酸化膜１２を残したまま半導体基板
１０主表面全体にCVD−SiO2膜１５を形成し
てもよい。この場合、第８Ｃ図のＳで示したよ
うに酸化膜１１と多結晶シリコン層１４の段差
が大きくならず、CVD−SiO2膜１５の被着状
態が良い。
が、ゲート酸化膜１２を残したまま半導体基板
１０主表面全体にCVD−SiO2膜１５を形成し
てもよい。この場合、第８Ｃ図のＳで示したよ
うに酸化膜１１と多結晶シリコン層１４の段差
が大きくならず、CVD−SiO2膜１５の被着状
態が良い。
(c) CVD−SiO2膜１５のように外部から被着す
る方法を取らず、多結晶シリコン層１４表面を
熱酸化し、多結晶シリコン層１４に形成された
熱酸化膜をマスクとしてもよい。特にこの場合
には、多結晶シリコン層の側面を充分覆うこと
ができるから、不純物の導入を充分防ぐことが
できる。
る方法を取らず、多結晶シリコン層１４表面を
熱酸化し、多結晶シリコン層１４に形成された
熱酸化膜をマスクとしてもよい。特にこの場合
には、多結晶シリコン層の側面を充分覆うこと
ができるから、不純物の導入を充分防ぐことが
できる。
(d) 本発明のメモリセルは多層配線を成すため平
坦化の計れる第４Ａ図のようなLOCOS構造と
するのが好適である。LOCOS構造の実施例に
ついては後述される。
坦化の計れる第４Ａ図のようなLOCOS構造と
するのが好適である。LOCOS構造の実施例に
ついては後述される。
(e) 抵抗体を形成すべき部分の多結晶シリコン層
を覆うための膜はCVD−SiO2膜にかぎらず
Si3N4膜の絶縁膜でもよい。
を覆うための膜はCVD−SiO2膜にかぎらず
Si3N4膜の絶縁膜でもよい。
次に、相補型MIS型半導体記憶装置において、
負荷手段として高抵抗多結晶シリコン層を用いス
イツチ手段として単一の導電型のMISFETを用
いたフリツプフロツプにより各メモリセルを構成
し、相補型MIS型回路により周辺回路を構成した
場合の実施例について説明する。
負荷手段として高抵抗多結晶シリコン層を用いス
イツチ手段として単一の導電型のMISFETを用
いたフリツプフロツプにより各メモリセルを構成
し、相補型MIS型回路により周辺回路を構成した
場合の実施例について説明する。
第９図は周辺回路にCMIS（相補型MIS）回路
を用いた基本的な回路図を示す。
を用いた基本的な回路図を示す。
１はメモリセルで、ＮチヤンネルMISFETM1
〜M4、及び高抵抗R1，R2により構成される。す
なわち、ＮチヤンネルMISFETM1と高抵抗R1と
によつて一つのインバータが構成され、Ｎチヤン
ネルMISFETM2と高抵抗R2とによつて他のイン
バータが構成される。そしてこの二つのインバー
タを相互にたすきがけ接続（クロスカツプル）す
ることによりメモリセルの主要部をなすフリツプ
フロツプが構成される。
〜M4、及び高抵抗R1，R2により構成される。す
なわち、ＮチヤンネルMISFETM1と高抵抗R1と
によつて一つのインバータが構成され、Ｎチヤン
ネルMISFETM2と高抵抗R2とによつて他のイン
バータが構成される。そしてこの二つのインバー
タを相互にたすきがけ接続（クロスカツプル）す
ることによりメモリセルの主要部をなすフリツプ
フロツプが構成される。
M5，M6はプレチヤージ用回路PCを構成する
Ｐチヤンネル型MISFETで、ダイナミツクな動
作をさせるためプリチヤージ用トランジスタとし
ての機能を果す。
Ｐチヤンネル型MISFETで、ダイナミツクな動
作をさせるためプリチヤージ用トランジスタとし
ての機能を果す。
M7〜M10はセンスアツプSAを構成するための
MISFETで、M7，M9はＰチヤンネル
MISFETM8，M10はＰチヤンネルMISFETであ
る。M11はスイツチング用ＰチヤンネルMISFET
である。
MISFETで、M7，M9はＰチヤンネル
MISFETM8，M10はＰチヤンネルMISFETであ
る。M11はスイツチング用ＰチヤンネルMISFET
である。
一対のデータ線l1，l2は上記センスアンプSAに
接続され、線l1′，l2′は図示しないがデータ入力回
路の出力が接続される。
接続され、線l1′，l2′は図示しないがデータ入力回
路の出力が接続される。
この回路においてMISFETM5，M6はチツプ選
択信号の低レベル、高レベルに応じオンオフ
する。MISFETM5，M6のオンによりデータ線
l1，l2に付随するコンデンサ（図示しない）に充
電が行なわれる。MISFETM3，M4はワード信号
の高レベルによりオン状態となる。センスアンプ
SAはクロツク信号φが高レベルとなり
MISFETM11がオン状態となることにより動作可
能状態となる。
択信号の低レベル、高レベルに応じオンオフ
する。MISFETM5，M6のオンによりデータ線
l1，l2に付随するコンデンサ（図示しない）に充
電が行なわれる。MISFETM3，M4はワード信号
の高レベルによりオン状態となる。センスアンプ
SAはクロツク信号φが高レベルとなり
MISFETM11がオン状態となることにより動作可
能状態となる。
メモリセルからのデータの読み出しにおいて
は、チツプ選択信号CEの高レベルの期間にワー
ド信号を高レベルとすることにより、
MISFETM3，M4がオン状態となりメモリセルの
内容によつてデータ線l1，l2の状態が設定される。
その後にクロツク信号φが高レベルとなることに
よりセンスアンプSAが動作可能状態となり、こ
のセンスアンプSAはデータ線の状態に対応して
増幅動作を行なう。
は、チツプ選択信号CEの高レベルの期間にワー
ド信号を高レベルとすることにより、
MISFETM3，M4がオン状態となりメモリセルの
内容によつてデータ線l1，l2の状態が設定される。
その後にクロツク信号φが高レベルとなることに
よりセンスアンプSAが動作可能状態となり、こ
のセンスアンプSAはデータ線の状態に対応して
増幅動作を行なう。
メモリセルへのデータの書き込みはデータ線
l1，l2の状態を設定した状態でワード信号を高レ
ベルとすることにより行なわれる。
l1，l2の状態を設定した状態でワード信号を高レ
ベルとすることにより行なわれる。
以上の如く、CMIS型半導体メモリデバイス
（Semiconductor memory device）においては、
メモリセルの駆動手段としてＮチヤンネル
MISFETが用いられ、負荷手段としてＰチヤン
ネルMISFETでなく、高抵抗のポリシリコンが
用いられ、メモリセル周辺回路は通常のCMIS型
回路が用いられている。
（Semiconductor memory device）においては、
メモリセルの駆動手段としてＮチヤンネル
MISFETが用いられ、負荷手段としてＰチヤン
ネルMISFETでなく、高抵抗のポリシリコンが
用いられ、メモリセル周辺回路は通常のCMIS型
回路が用いられている。
次に、かかるCMIS型半導体メモリ装置
（Semiconductor memory device）より成る具
体的実施例を以下に述べる。
（Semiconductor memory device）より成る具
体的実施例を以下に述べる。
第１０図は、4KビツトのCMOSスタチツク
RAMのブロツクダイアグラムである。図におい
て、A0〜A11は外部からのアドレス信号が供給さ
れる端子、DIN，DOUTはそれぞれ入力端子および
出力端子、はライトエナブル信号端子そして
CEはチツプエナブル信号端子を示す。５０〜６
１はアドレスバツフア回路、６２は入力バツフア
回路、６３はライトエナブルバツフア回路、６４
はチツプエナブル回路、６５は出力バツフア回
路、６６はROWデコーダ回路、６７はクロツク発
生回路、６８はメモリセルマトリクス（memory
cell matrix）でrowに64個、columnに64個のセ
ルが存在している。６９はcolumn入力回路、７
０はcolumnデコーダ回路を示す。
RAMのブロツクダイアグラムである。図におい
て、A0〜A11は外部からのアドレス信号が供給さ
れる端子、DIN，DOUTはそれぞれ入力端子および
出力端子、はライトエナブル信号端子そして
CEはチツプエナブル信号端子を示す。５０〜６
１はアドレスバツフア回路、６２は入力バツフア
回路、６３はライトエナブルバツフア回路、６４
はチツプエナブル回路、６５は出力バツフア回
路、６６はROWデコーダ回路、６７はクロツク発
生回路、６８はメモリセルマトリクス（memory
cell matrix）でrowに64個、columnに64個のセ
ルが存在している。６９はcolumn入力回路、７
０はcolumnデコーダ回路を示す。
次に、第１０図で示された各々の回路部を具体
的に説明する。
的に説明する。
第１１図は、第１０図におけるロウデコーダ回
路（row decoder circuit）６６、クロツク発生
回路（clock generator circuit）６７、メモリ
セルマトリクス回路（memory cell matrix
circuit）６８、カラム入出力回路およびカラム
デコーダ回路（column decoder circuit）７０
の詳細を示す回路図である。図において、RD1，
RD2…は、列アドレスデコーダ回路（row
address decoder circuit）であり、スピードア
ツプを計るためにメモリセルマトリクスの中央す
なわち、カラムの32番目と33番目の間に存在して
いる。LD1…LD15，LD16はカラムアドレスデコ
ーダ回路（column address decoder circuit）
である。このカラムアドレスデコーダ回路からは
互いに真（true）、偽（bar）の２つのアドレス出
力信号を出す。そのため、LD1からはアドレス出
力端子Y1，Y2，LD2からアドレス出力端子Y3，
Y4，LD15からアドレス出力端子Y29，Y30そして
LD16からアドレス出力端子Y31，Y32が引き出さ
れる。このアドレス出力端子にはそれぞれデコー
ダドライバ回路（D1，D3…D30，D32）が接続さ
れる。
路（row decoder circuit）６６、クロツク発生
回路（clock generator circuit）６７、メモリ
セルマトリクス回路（memory cell matrix
circuit）６８、カラム入出力回路およびカラム
デコーダ回路（column decoder circuit）７０
の詳細を示す回路図である。図において、RD1，
RD2…は、列アドレスデコーダ回路（row
address decoder circuit）であり、スピードア
ツプを計るためにメモリセルマトリクスの中央す
なわち、カラムの32番目と33番目の間に存在して
いる。LD1…LD15，LD16はカラムアドレスデコ
ーダ回路（column address decoder circuit）
である。このカラムアドレスデコーダ回路からは
互いに真（true）、偽（bar）の２つのアドレス出
力信号を出す。そのため、LD1からはアドレス出
力端子Y1，Y2，LD2からアドレス出力端子Y3，
Y4，LD15からアドレス出力端子Y29，Y30そして
LD16からアドレス出力端子Y31，Y32が引き出さ
れる。このアドレス出力端子にはそれぞれデコー
ダドライバ回路（D1，D3…D30，D32）が接続さ
れる。
このデコーダドライバ回路からは２つのアドレ
ス出力信号を出す。従つて、32個のデコーダドラ
イバ回路によつて、縦列の１番地から64番地まで
選択できる。そして、ａ５，５のアドレス制御
信号によつて１列だけ選ばれる。SA2，SA6，
SA61，SA63はセンスアンプであり、第９図のセ
ンスアンプSAに対応する。PC2，PC6，PC61，
PC63はプリチヤージ用回路であり、第９図のM5，
M6のプリチヤージ用トランジスタで構成されて
いるプリチヤージ用回路PCに対応する。そして、
ＮチヤンネルMISFETM20は第９図のM11に対応
する。尚、ＰチヤンネルMISFETM21はプリチヤ
ージ用トランジスタであり、情報が定まるまでセ
ンスアンプラインSALを高（High）レベル
（VDDレベル）に保持し、センスアンプSA2，
SA6，SA61，SA63を動作しないようにする。特
に高レベルに保持するような手段を取つた場合、
外部からのノイズによつてこれらのセンスアンプ
が動作してしまうことがない。第９図の場合、
MISFETM11がOFFの時、接合点Ｊがフローテ
イングになり、ノイズが入りやすい状態となる。
従つて、l1，l2の情報が決定されない状態で動作
する可能性がある。
ス出力信号を出す。従つて、32個のデコーダドラ
イバ回路によつて、縦列の１番地から64番地まで
選択できる。そして、ａ５，５のアドレス制御
信号によつて１列だけ選ばれる。SA2，SA6，
SA61，SA63はセンスアンプであり、第９図のセ
ンスアンプSAに対応する。PC2，PC6，PC61，
PC63はプリチヤージ用回路であり、第９図のM5，
M6のプリチヤージ用トランジスタで構成されて
いるプリチヤージ用回路PCに対応する。そして、
ＮチヤンネルMISFETM20は第９図のM11に対応
する。尚、ＰチヤンネルMISFETM21はプリチヤ
ージ用トランジスタであり、情報が定まるまでセ
ンスアンプラインSALを高（High）レベル
（VDDレベル）に保持し、センスアンプSA2，
SA6，SA61，SA63を動作しないようにする。特
に高レベルに保持するような手段を取つた場合、
外部からのノイズによつてこれらのセンスアンプ
が動作してしまうことがない。第９図の場合、
MISFETM11がOFFの時、接合点Ｊがフローテ
イングになり、ノイズが入りやすい状態となる。
従つて、l1，l2の情報が決定されない状態で動作
する可能性がある。
次に、第１１図に示した回路に入力される信号
を得るための具体的な回路が第１２図乃至第１９
図に示す。
を得るための具体的な回路が第１２図乃至第１９
図に示す。
第１２図は第１０図のチツプエナブルバツフア
回路６４であつて、外部からのチツプエナブル信
号CEから内部信号CE1，CE1，CE2，CE3，φyお
よびＸを発生させる。尚、第１２図のスイツチ
SWの状態はチツプエナブル信号CEが入力された
時、各出力端子から図に示した信号を引き出す状
態を示している。
回路６４であつて、外部からのチツプエナブル信
号CEから内部信号CE1，CE1，CE2，CE3，φyお
よびＸを発生させる。尚、第１２図のスイツチ
SWの状態はチツプエナブル信号CEが入力された
時、各出力端子から図に示した信号を引き出す状
態を示している。
また、チツプエナブル信号入力によつて各
出力端子から図示した信号を引き出すには、スイ
ツチSWの状態を切換えればよい。かかるスイツ
チSWの切換えは通常マスタースライスとして知
られている技術により半導体集積回路内の配線を
若干変更することによつて実現される。
出力端子から図示した信号を引き出すには、スイ
ツチSWの状態を切換えればよい。かかるスイツ
チSWの切換えは通常マスタースライスとして知
られている技術により半導体集積回路内の配線を
若干変更することによつて実現される。
第１３図は、第１０図の、ライトエナブルバツ
フア回路６３であつて、外部からのライトエナブ
ル信号から内部信号φR，，φDを発生させ
る。この場合においても第１２図と同様CE，
の切換えをマスタースライスにより行つている。
フア回路６３であつて、外部からのライトエナブ
ル信号から内部信号φR，，φDを発生させ
る。この場合においても第１２図と同様CE，
の切換えをマスタースライスにより行つている。
第１４図は、第１０図のデータインバツフア回
路６２であつて、外部からのデータ入力信号DIN
から内部データ信号dio，ioを発生させる。
路６２であつて、外部からのデータ入力信号DIN
から内部データ信号dio，ioを発生させる。
第１５図は、第１０図のアドレスバツフア回路
５１〜５４であつて外部からのアドレス信号A0
〜A4から内部アドレス信号a0〜a4およびa0〜a4を
発生させる。
５１〜５４であつて外部からのアドレス信号A0
〜A4から内部アドレス信号a0〜a4およびa0〜a4を
発生させる。
第１６図は、第１０図のアドレスバツフア回路
５５，５６であつて、外部からのアドレス信号
A5，A6から内部アドレス制御信号a5，5および
内部アドレス信号a6，6をそれぞれ発生させる。
５５，５６であつて、外部からのアドレス信号
A5，A6から内部アドレス制御信号a5，5および
内部アドレス信号a6，6をそれぞれ発生させる。
第１７図は、第１０図のアドレスバツフア回路
５７〜６１であつて、外部からのアドレス信号
A7〜A11から内部アドレス信号a7〜a11および7〜
a11を発生させる。
５７〜６１であつて、外部からのアドレス信号
A7〜A11から内部アドレス信号a7〜a11および7〜
a11を発生させる。
第１８図はタイミングパルス発生回路であつ
て、内部アドレス信号a0〜a11，0〜11および内
部信号CE3から内部信号φx，φx1 ，φx2 を発生させ
る。
て、内部アドレス信号a0〜a11，0〜11および内
部信号CE3から内部信号φx，φx1 ，φx2 を発生させ
る。
第１９図は、タイミングパルス発生回路であつ
て、内部信号φyから内部信号φy，A11，φM，φM
を発生させる。
て、内部信号φyから内部信号φy，A11，φM，φM
を発生させる。
外部からの信号は第２０図乃至第２２図に示す
タイミングチヤートに示すように発生される。特
に第２０図はリードサイクル（read cycle）のタ
イミングチヤート、第２１図はライトサイクル
（write cycle）のタイミングチヤートそして第２
２図は１サイクルでリード（read）およびライ
ト（write）を行う場合のタイミングチヤートを
示す。
タイミングチヤートに示すように発生される。特
に第２０図はリードサイクル（read cycle）のタ
イミングチヤート、第２１図はライトサイクル
（write cycle）のタイミングチヤートそして第２
２図は１サイクルでリード（read）およびライ
ト（write）を行う場合のタイミングチヤートを
示す。
第２０図乃至第２２図において、tCはサイクル
時間、tACはアクセス時間、tCEはチツプイネーブ
ル巾、tPはチツプイネーブルプリチヤージ時間、
tAHはアドレス保持時間、tASはアドレス・セツト
アツプ時間、tOFFはアウトプツト・バツフア遅延
時間、tWSはライトイネーブル・セツトアツプ時
間、tDIHはインプツトデータ保持時間、tWWはライ
トイネーブル巾、tMODはモデイフアイ時間、tWPL
は→時間、tDSはインプツトデータ・セツ
トアツプ時間、tWHはライトイネーブル保持時間、
tTは立上り・立下り時間である。
時間、tACはアクセス時間、tCEはチツプイネーブ
ル巾、tPはチツプイネーブルプリチヤージ時間、
tAHはアドレス保持時間、tASはアドレス・セツト
アツプ時間、tOFFはアウトプツト・バツフア遅延
時間、tWSはライトイネーブル・セツトアツプ時
間、tDIHはインプツトデータ保持時間、tWWはライ
トイネーブル巾、tMODはモデイフアイ時間、tWPL
は→時間、tDSはインプツトデータ・セツ
トアツプ時間、tWHはライトイネーブル保持時間、
tTは立上り・立下り時間である。
次に、上述したCMIS型半導体装置の構造的特
徴およびその製法について説明する。
徴およびその製法について説明する。
第２３図はかかるCMIS型半導体記憶装置の断
面図である。
面図である。
１０３はＮ型半導体基体、１０４はＰ型半導体
ウエル、１０５は厚いSiO2膜、１０６はゲート
絶縁膜、１０７は多結晶シリコンゲート電極、１
０８はゲート電極と同時に形成された多結晶シリ
コン層で、部分的にSiO2CVD膜１０９によりマ
スクされ、該部１０８ａにおいて不純物のドープ
が阻止されて高抵抗のままとされている。かかる
多結晶シリコン層１０８をメモリセルの負荷手段
たる高抵抗体として用いるのである。１１０はＰ
チヤンネルMISFETのソース、１１１はＰチヤ
ンネルMISFETのドレイン、１１２はＮチヤン
ネルMISFETのソース、１１３はＰチヤンネル
MISFETのドレイン、１１４は表面パシベーシ
ヨン用PSG膜、１１５はアルミニウム電極であ
る。
ウエル、１０５は厚いSiO2膜、１０６はゲート
絶縁膜、１０７は多結晶シリコンゲート電極、１
０８はゲート電極と同時に形成された多結晶シリ
コン層で、部分的にSiO2CVD膜１０９によりマ
スクされ、該部１０８ａにおいて不純物のドープ
が阻止されて高抵抗のままとされている。かかる
多結晶シリコン層１０８をメモリセルの負荷手段
たる高抵抗体として用いるのである。１１０はＰ
チヤンネルMISFETのソース、１１１はＰチヤ
ンネルMISFETのドレイン、１１２はＮチヤン
ネルMISFETのソース、１１３はＰチヤンネル
MISFETのドレイン、１１４は表面パシベーシ
ヨン用PSG膜、１１５はアルミニウム電極であ
る。
第２４Ａ乃至第２４Ｊ図はかかる半導体記憶装
置の製造態様を工程順に示すものである。
置の製造態様を工程順に示すものである。
(1) N+型半導体基板１０３表面を酸化してSiO2
膜１０５を形成し、ウエルを形成すべき部分に
おけるSiO2膜１０５をフオトエツチングによ
り除去する。そして、その状態でウエルにイオ
ン打込みをする。１１６はフオトレジスト膜で
ある。（第２４Ａ図参照） (2) 次いで、Ｐ型不純物を拡散してＰ型半導体ウ
エル１０４を形成する。（第２４Ｂ図参照） (3) 半導体表面に形成されたSiO2膜１０５を除
去し、次に表面を薄く酸化して絶縁膜１１８を
形成し、次いでナイトライド（Si3N4）膜１１
７を表面にデポジシヨンし、その後フオトレジ
スト膜１１６を形成する。そしてこのフオトレ
ジスト膜１１６をマスクとして用いたナイトラ
イド膜１１７をフオトエツチングする。（第２
４Ｃ図参照） (4) さらにフオトレジスト膜１１６をウエル部以
外の部分につける。その状態でイオン打込みす
る。（第２４Ｄ図参照） (5) この状態で、上記ナイトライド膜１１７をマ
スクとして選択酸化して素子分離用アイソレー
シヨン膜を形成し、さらにマスクとして用いた
ナイトライド膜１１７を除去する。そして、半
導体基板１０３の裏面もエツチングする。（第
２４Ｅ図参照） (6) 半導体表面を加熱酸化してゲート絶縁膜１０
６を形成し、次いで、多結晶シリコン層１０
７，１０８を形成する。１０７はゲート電極を
構成し、１０８はメモリセルの負荷手段となる
高抵抗体を構成する。なお、多結晶シリコン層
１０７，１０８の形成後、薄くイオン打込みし
て、高抵抗体の比抵抗を一定の値に制御する。
（第２４Ｆ図参照） (7) 半導体ウエル部上にマスク１１９を形成す
る。この状態で、ＰチヤンネルMISFETのソ
ース、ドレイン拡散用窓開部を設け、その窓開
部を通じてＰ型不純物を拡散しソース１１０、
ドレイン１１１を形成する。（第２４Ｇ図参照） (8) 上記マスクを除去し、逆にＰチヤンネル部上
をマスク１１９で被う。なおこのとき、多結晶
シリコン層１０８上の一部もマスクで被う。高
抵抗状態を維持するため不純物が拡散しないよ
うにする必要性があるからである。（第２４Ｈ
図参照） この状態で、ソース、ドレイン拡散用窓開部
を設け、その窓開部を通じてＮ型不純物を拡散
し、ソース１１２、ドレイン１１３を形成す
る。
膜１０５を形成し、ウエルを形成すべき部分に
おけるSiO2膜１０５をフオトエツチングによ
り除去する。そして、その状態でウエルにイオ
ン打込みをする。１１６はフオトレジスト膜で
ある。（第２４Ａ図参照） (2) 次いで、Ｐ型不純物を拡散してＰ型半導体ウ
エル１０４を形成する。（第２４Ｂ図参照） (3) 半導体表面に形成されたSiO2膜１０５を除
去し、次に表面を薄く酸化して絶縁膜１１８を
形成し、次いでナイトライド（Si3N4）膜１１
７を表面にデポジシヨンし、その後フオトレジ
スト膜１１６を形成する。そしてこのフオトレ
ジスト膜１１６をマスクとして用いたナイトラ
イド膜１１７をフオトエツチングする。（第２
４Ｃ図参照） (4) さらにフオトレジスト膜１１６をウエル部以
外の部分につける。その状態でイオン打込みす
る。（第２４Ｄ図参照） (5) この状態で、上記ナイトライド膜１１７をマ
スクとして選択酸化して素子分離用アイソレー
シヨン膜を形成し、さらにマスクとして用いた
ナイトライド膜１１７を除去する。そして、半
導体基板１０３の裏面もエツチングする。（第
２４Ｅ図参照） (6) 半導体表面を加熱酸化してゲート絶縁膜１０
６を形成し、次いで、多結晶シリコン層１０
７，１０８を形成する。１０７はゲート電極を
構成し、１０８はメモリセルの負荷手段となる
高抵抗体を構成する。なお、多結晶シリコン層
１０７，１０８の形成後、薄くイオン打込みし
て、高抵抗体の比抵抗を一定の値に制御する。
（第２４Ｆ図参照） (7) 半導体ウエル部上にマスク１１９を形成す
る。この状態で、ＰチヤンネルMISFETのソ
ース、ドレイン拡散用窓開部を設け、その窓開
部を通じてＰ型不純物を拡散しソース１１０、
ドレイン１１１を形成する。（第２４Ｇ図参照） (8) 上記マスクを除去し、逆にＰチヤンネル部上
をマスク１１９で被う。なおこのとき、多結晶
シリコン層１０８上の一部もマスクで被う。高
抵抗状態を維持するため不純物が拡散しないよ
うにする必要性があるからである。（第２４Ｈ
図参照） この状態で、ソース、ドレイン拡散用窓開部
を設け、その窓開部を通じてＮ型不純物を拡散
し、ソース１１２、ドレイン１１３を形成す
る。
(9) その後、PSG膜１１４を形成する。この
PSG膜１１４をフオトエツチングして電極取
出用窓開部を形成する。（第２４Ｉ図参照） (10) その後アルミニウム電極を形成する。（第２
４Ｊ図参照） 以上、本発明を具体的な実施例に基づいて説明
したが、本発明によれば以下に述べられた効果が
期待できる。
PSG膜１１４をフオトエツチングして電極取
出用窓開部を形成する。（第２４Ｉ図参照） (10) その後アルミニウム電極を形成する。（第２
４Ｊ図参照） 以上、本発明を具体的な実施例に基づいて説明
したが、本発明によれば以下に述べられた効果が
期待できる。
(a) 負荷手段として用いたポリシリコンからなる
高抵抗体の抵抗は、比抵抗が大きいので極めて
小さい面積でよく、またメモリセルにデータが
一度書き込まれ、次にリフレツシユされるまで
の間に書き込み情報たる電荷がリークする分を
補充するに充分な微小電流を供給できるような
値にする。例えば容易に10GΩ程度の抵抗値で
よい。なお、リークは寄生容量の接合を通じて
流れる電流及び、OFF状態にあるMISFETを
通じて流れるテーリング電流により生じる。
高抵抗体の抵抗は、比抵抗が大きいので極めて
小さい面積でよく、またメモリセルにデータが
一度書き込まれ、次にリフレツシユされるまで
の間に書き込み情報たる電荷がリークする分を
補充するに充分な微小電流を供給できるような
値にする。例えば容易に10GΩ程度の抵抗値で
よい。なお、リークは寄生容量の接合を通じて
流れる電流及び、OFF状態にあるMISFETを
通じて流れるテーリング電流により生じる。
これを補充する僅かな電流を負荷手段として
用いられた多結晶シリコン高抵抗体を通して情
報蓄積手段（capacitor）に流すことにより、
Cell内部ではリフレツシユを定期的に行う必要
がないスタチツクメモリ方式で働く。
用いられた多結晶シリコン高抵抗体を通して情
報蓄積手段（capacitor）に流すことにより、
Cell内部ではリフレツシユを定期的に行う必要
がないスタチツクメモリ方式で働く。
一方、セル外部では、第９図あるいは第１１
図で示した如くチツプエナブル信号を用いてプ
リチヤージ用回路（PC，PC1，PC4…）を動作
させるダイナミツク的な動作が可能である。も
ちろん、必ずプリチヤージ用回路を用いてクロ
ツクドロイブする必要もなくスタチツクな動作
を行つてもよい。この場合でも、ダイナミツク
メモリ方式の4MOSFETより成るフリツプフ
ロツプ型のメモリセルとほぼ等しいセル面積を
もつたスタチツクメモリ方式の半導体メモリセ
ルが得られる。
図で示した如くチツプエナブル信号を用いてプ
リチヤージ用回路（PC，PC1，PC4…）を動作
させるダイナミツク的な動作が可能である。も
ちろん、必ずプリチヤージ用回路を用いてクロ
ツクドロイブする必要もなくスタチツクな動作
を行つてもよい。この場合でも、ダイナミツク
メモリ方式の4MOSFETより成るフリツプフ
ロツプ型のメモリセルとほぼ等しいセル面積を
もつたスタチツクメモリ方式の半導体メモリセ
ルが得られる。
ちなみに、本発明のセル面積は負荷手段とし
てエンハンスメント型MOSFETを用いたスタ
チツクメモリ方式の6MOSFETより成るフリ
ツプフロツプのメモリセル（6MOS−memory
Cell）に比べて面積率で0.38と極めて小さくな
る。また、セル面積を小さくすることができる
ということで知られている負荷手段としてデプ
レツシヨン型MOSFETを用いた6MOSメモリ
セルに比べて面積率で本発明のCellの方が0.65
と小さくすることができる。さらに、CMOS
型のメモリセルと比較してみれば本発明の方が
面積率で0.31と極めて小さくなる。特に、
CMOS型のメモリセルの場合、Ｐチヤンネル
MOSFETとＮチヤンネルMOSFETとの間に
ウエル接合を介在させるため一定以上の間隙を
設けなければならず、これが集積度を低下させ
る大きな原因となつていた。しかしながら、本
発明によればメモリセルとしてコンプリメンタ
リMIS型回路のうちの一方のチヤンネル型
MISFETのみを用い、他方のチヤンネル型
MISFETを用いないからMISFET素子相互間
に広い間隙を設けておくことが必要でなくなる
ので、高集積化を図ることができる。
てエンハンスメント型MOSFETを用いたスタ
チツクメモリ方式の6MOSFETより成るフリ
ツプフロツプのメモリセル（6MOS−memory
Cell）に比べて面積率で0.38と極めて小さくな
る。また、セル面積を小さくすることができる
ということで知られている負荷手段としてデプ
レツシヨン型MOSFETを用いた6MOSメモリ
セルに比べて面積率で本発明のCellの方が0.65
と小さくすることができる。さらに、CMOS
型のメモリセルと比較してみれば本発明の方が
面積率で0.31と極めて小さくなる。特に、
CMOS型のメモリセルの場合、Ｐチヤンネル
MOSFETとＮチヤンネルMOSFETとの間に
ウエル接合を介在させるため一定以上の間隙を
設けなければならず、これが集積度を低下させ
る大きな原因となつていた。しかしながら、本
発明によればメモリセルとしてコンプリメンタ
リMIS型回路のうちの一方のチヤンネル型
MISFETのみを用い、他方のチヤンネル型
MISFETを用いないからMISFET素子相互間
に広い間隙を設けておくことが必要でなくなる
ので、高集積化を図ることができる。
(b) 負荷手段である多結晶シリコン高抵抗体によ
り僅かな電流しか流れず、それによつて充分リ
フレツシユ可能であるためコンプリメンタリ
MIS型メモリと消費電力をほとんど同じにする
ことができる。勿論リフレツシユのための回路
も不要となる。
り僅かな電流しか流れず、それによつて充分リ
フレツシユ可能であるためコンプリメンタリ
MIS型メモリと消費電力をほとんど同じにする
ことができる。勿論リフレツシユのための回路
も不要となる。
一方、周辺回路についてコンプリメンタリ
MIS型回路を用い、コンプリメンタリMIS型回
路の特徴を充分に活かされる。
MIS型回路を用い、コンプリメンタリMIS型回
路の特徴を充分に活かされる。
(c) 負荷手段を構成する多結晶シリコン層と、そ
の負荷手段に電源電圧を印加するための多結晶
シリコン層とを一体に形成することができるの
で、両者をコンタクトするための特別の領域が
不要となり、そのコンタクト領域の分占有面積
を小さくすることができる。
の負荷手段に電源電圧を印加するための多結晶
シリコン層とを一体に形成することができるの
で、両者をコンタクトするための特別の領域が
不要となり、そのコンタクト領域の分占有面積
を小さくすることができる。
すなわち、複数のメモリセルから成るメモリ
マトリクス（memory array）内では、電源電
圧ラインと負荷手段とは一体の多結晶シリコン
層によつて構成され、かかる電源電圧ラインと
アルミニウム配線より成るパツド（Pad）とは
メモリマトリクス（memory matrix）外で接
続される。従つて、その接続点数（コンタクト
数）は極めて少なくてすむ。
マトリクス（memory array）内では、電源電
圧ラインと負荷手段とは一体の多結晶シリコン
層によつて構成され、かかる電源電圧ラインと
アルミニウム配線より成るパツド（Pad）とは
メモリマトリクス（memory matrix）外で接
続される。従つて、その接続点数（コンタクト
数）は極めて少なくてすむ。
この点については、上述したメモリセルに限
定されるものではなく、電源電圧を印加する端
子側に接続された負荷手段（load means）と
接地端子（ground terminal）側に接続された
ドライバ手段（driver means）より成るイン
バータ素子を用いた半導体装置全般に適用でき
る。
定されるものではなく、電源電圧を印加する端
子側に接続された負荷手段（load means）と
接地端子（ground terminal）側に接続された
ドライバ手段（driver means）より成るイン
バータ素子を用いた半導体装置全般に適用でき
る。
第１図は本発明の一実施例を示す半導体メモリ
デバイスのレイアウト図である。第２図は第１図
に示す半導体メモリデバイスの回路図である。第
３図は第１図の半導体メモリデバイスが４個配列
されたレイアウト図である。第４Ａ、第４Ｂ図は
それぞれMISFET部と負荷抵抗部を示す断面図
である。第５Ａ図、第５Ｂ図は半導体メモリデバ
イスにおいて、情報保持に必要な電流と使用電圧
との相関図である。第６図は多結晶シリコンに対
する不純物の打込量と抵抗との相関図である。第
７Ａ乃至７Ｅ図は第１図に示された半導体メモリ
デバイスを得るための製造工程を示す平面図であ
る。第８Ａ乃至８Ｅ図は第７Ａ乃至第７Ｅ図にお
けるそれぞれの断面図である。第８Ａ図は第７Ａ
図のＡ−A′切断断面図である。第８Ｂ図は第７
Ｂ図のＢ−B′切断断面図である。第８Ｃ図は第
７Ｃ図のＣ−C′切断断面図である。第８Ｄ図は第
７Ｄ図のＤ−D′切断断面図である。そして、第
８Ｅ図は第７Ｅ図のＥ−E′切断断面図である。第
９図は本発明の他の実施例を示す回路図であつ
て、周辺回路にコンプリメンタリMISFET（以
下、CMISと称す）回路を用いた回路図である。
第１０図は4KビツトのCMIS Static RAMのブ
ロツクダイアグラムである。第１１図は本発明の
他の実施例を示す回路図であつて、ブロツクダイ
アグラムで示した第１０図の具体的な回路図を示
す。第１２図は第１１図に示した回路に用いられ
るチツプエナブルバツフア回路図である。第１３
図は第１１図に示した回路に用いられるライトエ
ナブルバツフア回路図である。第１４図は第１１
図に示した回路に用いられるデータインバツフア
回路図である。第１５図は第１１図に示した回路
に用いられる外部からのアドレス信号A0からA4
までをバツフアするためのアドレスバツフア回路
図である。第１６図は第１１図に示した回路に用
いられる外部からのアドレス信号A5，A6をバツ
フアするためのアドレスバツフア回路図である。
第１７図は第１１図に示した回路に用いられる外
部からのアドレス信号A7からA11までをバツフア
するためのアドレスバツフア回路図である。第１
８図は第１１図に示した回路に用いられるタイミ
ングパルス発生回路図である。第１９図は同じく
第１１図に示した回路に用いられるタイミング発
生回路図である。第２０図はリードサイクル
（read cycle）のタイミングチヤートである。第
２１図はライトサイクル（write cycle）のタイ
ミングチヤートである。第２２図は１サイクルで
リード（read）およびライト（write）を行う場
合のタイミングチヤートである。第２３図は
CMIS typeの半導体メモリ装置の断面図である。
第２４Ａ乃至第２４Ｊ図は第２３図で示された半
導体装置を得るための製造態様を工程順に示す断
面図である。 １……拡散層、２……低抵抗多結晶シリコン
層、３……高抵抗多結晶シリコン層、９……半導
体基板、Q1，Q2……駆動用FET、Q3，Q4……伝
送用FET、R1，R2……負荷抵抗。
デバイスのレイアウト図である。第２図は第１図
に示す半導体メモリデバイスの回路図である。第
３図は第１図の半導体メモリデバイスが４個配列
されたレイアウト図である。第４Ａ、第４Ｂ図は
それぞれMISFET部と負荷抵抗部を示す断面図
である。第５Ａ図、第５Ｂ図は半導体メモリデバ
イスにおいて、情報保持に必要な電流と使用電圧
との相関図である。第６図は多結晶シリコンに対
する不純物の打込量と抵抗との相関図である。第
７Ａ乃至７Ｅ図は第１図に示された半導体メモリ
デバイスを得るための製造工程を示す平面図であ
る。第８Ａ乃至８Ｅ図は第７Ａ乃至第７Ｅ図にお
けるそれぞれの断面図である。第８Ａ図は第７Ａ
図のＡ−A′切断断面図である。第８Ｂ図は第７
Ｂ図のＢ−B′切断断面図である。第８Ｃ図は第
７Ｃ図のＣ−C′切断断面図である。第８Ｄ図は第
７Ｄ図のＤ−D′切断断面図である。そして、第
８Ｅ図は第７Ｅ図のＥ−E′切断断面図である。第
９図は本発明の他の実施例を示す回路図であつ
て、周辺回路にコンプリメンタリMISFET（以
下、CMISと称す）回路を用いた回路図である。
第１０図は4KビツトのCMIS Static RAMのブ
ロツクダイアグラムである。第１１図は本発明の
他の実施例を示す回路図であつて、ブロツクダイ
アグラムで示した第１０図の具体的な回路図を示
す。第１２図は第１１図に示した回路に用いられ
るチツプエナブルバツフア回路図である。第１３
図は第１１図に示した回路に用いられるライトエ
ナブルバツフア回路図である。第１４図は第１１
図に示した回路に用いられるデータインバツフア
回路図である。第１５図は第１１図に示した回路
に用いられる外部からのアドレス信号A0からA4
までをバツフアするためのアドレスバツフア回路
図である。第１６図は第１１図に示した回路に用
いられる外部からのアドレス信号A5，A6をバツ
フアするためのアドレスバツフア回路図である。
第１７図は第１１図に示した回路に用いられる外
部からのアドレス信号A7からA11までをバツフア
するためのアドレスバツフア回路図である。第１
８図は第１１図に示した回路に用いられるタイミ
ングパルス発生回路図である。第１９図は同じく
第１１図に示した回路に用いられるタイミング発
生回路図である。第２０図はリードサイクル
（read cycle）のタイミングチヤートである。第
２１図はライトサイクル（write cycle）のタイ
ミングチヤートである。第２２図は１サイクルで
リード（read）およびライト（write）を行う場
合のタイミングチヤートである。第２３図は
CMIS typeの半導体メモリ装置の断面図である。
第２４Ａ乃至第２４Ｊ図は第２３図で示された半
導体装置を得るための製造態様を工程順に示す断
面図である。 １……拡散層、２……低抵抗多結晶シリコン
層、３……高抵抗多結晶シリコン層、９……半導
体基板、Q1，Q2……駆動用FET、Q3，Q4……伝
送用FET、R1，R2……負荷抵抗。
Claims (1)
- 【特許請求の範囲】 １ 多数のメモリ・セルがマトリクス状に設けら
れた集積回路メモリ装置であつて、 (a) ほぼ直線状に延在する第１の電源配線層と (b) 上記第１の電源配線層の両側に設けられた第
１、第２のメモリ・セルと (c) 上記第１、第２のメモリ・セルに電源供給す
るために上記第１の電源配線とほぼ直交するよ
うに設けられた第２の電源配線層と (d) 上記第２の電源配線層の両側にそれとほぼ平
行に設けられた相補信号を伝えるための第１、
第２のデータ線と (e) 一端が、それぞれ上記第１、第２のデータ線
に接続され、他端がそれぞれ上記第１のメモ
リ・セルに接続された第１、第２のスイツチ手
段と (f) 一端がそれぞれ上記第１、第２のデータ線に
接続され、他端がそれぞれ上記第２のメモリ・
セルに接続された第３、第４のスイツチ手段と (g) 上記第１、第２のスイツチ手段の制御端子に
接続され、または一体とされ、上記第１の電源
配線層とほぼ平行に設けられた第１のワード線
と (h) 上記第３、第４のスイツチ手段の制御端子に
接続され、または一体とされ、上記１の電源配
線層とほぼ平行に設けられた第２のワード線よ
りなることを特徴とする集積回路メモリ装置。 ２ 上記多数のメモリセルに対応する周辺回路の
少なくとも１部は相補型MISFET構成であるこ
とを特徴とする上記特許請求の範囲第１項に記載
の集積回路メモリ装置。 ３ 上記第２の電源配線層および第１、第２のデ
ータ線はメタル部材を含むことを特徴とする上記
特許請求の範囲第１項又は第２項に記載の集積回
路メモリ装置。 ４ 上記第１の電源配線層は多結晶Siを含む部材
よりなることを特徴とする上記特許請求の範囲第
１項から第３項のうちのいずれか一つに記載の集
積回路メモリ装置。 ５ 上記第１、第２のワード線は多結晶Siを含む
部材よりなることを特徴とする上記特許請求の範
囲第１項から第４項のうちのいづれか一つに記載
の集積回路メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137145A JPS6089963A (ja) | 1984-07-04 | 1984-07-04 | 集積回路メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137145A JPS6089963A (ja) | 1984-07-04 | 1984-07-04 | 集積回路メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7983877A Division JPS5414690A (en) | 1976-07-26 | 1977-07-06 | Semiconductor device and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089963A JPS6089963A (ja) | 1985-05-20 |
| JPH0337867B2 true JPH0337867B2 (ja) | 1991-06-06 |
Family
ID=15191865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137145A Granted JPS6089963A (ja) | 1984-07-04 | 1984-07-04 | 集積回路メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089963A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100247724B1 (ko) * | 1995-09-01 | 2000-03-15 | 포만 제프리 엘 | 실리사이드화된 접촉 영역을 갖는 확산 저항 구조 및 그의 제조 방법 |
-
1984
- 1984-07-04 JP JP59137145A patent/JPS6089963A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6089963A (ja) | 1985-05-20 |
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